EDA数字秒表课程设计报告Word下载.docx
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6、数码管驱动模块：
10
三、数字秒表仿真波形11
四、硬件验证12
五、实验总结12
数字秒表设计实验任务书
在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。
1、数字秒表主要由：
分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。
在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。
2、数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。
3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。
4、时、分、秒、百分之一秒显示准确。
1、分频率器：
用来产生100HZ计时脉冲；
2、二十四进制计数器：
对时进行计数；
3、六进制计数器：
分别对秒十位和分十位进行计数；
4、十进制计数器：
分别对秒个位和分个位进行计数；
5、扫描显示译码器：
完成对7字段数码管显示的控制；
1、时钟信号为10MHz；
2、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）；
3、8个7段扫描共阴级数码显示管；
4、按键开关（清零、启动、保持）；
1、根据电路持点，用层次设计概念。
将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念；
2、软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合；
3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有更深一步了解。
熟悉了CPLD/FPGA设计的调试过程中手段的多样化；
4、按适配划分后的管脚定位，同相关功能块硬件电路接口连线；
5、所有模块尽量采用VHDL语言设计。
六、硬件实现
将时序仿真正确的文件下载到实验箱中的EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3中，通过合适的管脚分配，将相应的管脚连接起来，验证设计是否完成设计要求；
实验报告
一、数字秒表顶层设计
外部输入：
启动/停止信号（start）；
10MHZ的时钟信号（clk）；
清零信号（clr）；
外部输出：
位选控制信号（sel0、sel1、sel2）；
7段数码管显示信号（led0、led1、led2、led3、led4、led5、led6、led7）；
数字秒表顶层原理图
二、数字秒表内部设计
1、分频器
功能：
将10MHz的时钟信号转换成100Hz的计时脉冲，使秒表正常工作。
图标：
VHDL语言：
libraryieee;
useieee.std_logic_1164.all;
entitydivis
port（clr,clk:
inbit;
q:
bufferbit）;
enddiv;
architectureaofdivis
signalcounter:
integerrange0to49999;
begin
process（clr,clk）
begin
if（clk='
1'
andclk'
event）then
ifclr='
then
counter<
=0;
elsifcounter=49999then
q<
=notq;
else
=counter+1;
endif;
endprocess;
enda;
波形仿真：
2、十进制计数器
通过在计时脉冲的作用下进行逢十进一，从而完成对秒个位和分个位进行计数的功能。
useieee.std_logic_unsigned.all;
entitycount10is
port（clr,start,clk:
cout:
outbit;
daout:
outstd_logic_vector（3downto0））;
endcount10;
architectureaofcount10is
signaltemp:
std_logic_vector（3downto0）;
daout<
=temp;
process（clk,clr）
then
temp<
="
0000"
;
cout<
='
0'
elsif（clk'
eventandclk='
）then
ifstart='
iftemp>
1001"
else
=temp+1;
3、六进制计数器
功能：
通过在计时脉冲的作用下进行逢六进一，完成秒表秒的十位部分和分的十位部分的计数功能。
entitycount6is
outstd_logic;
endcount6;
architectureaofcount6is
signaltemp:
begin
0101"
4、二十四进制计数器
通过在计时脉冲的作用下进行逢二十四进一，从而对时进行计数。
entitycount24is
port（clr,start,clk:
instd_logic;
hour0,hour1:
outstd_logic_vector（3downto0））;
endcount24;
architectureaofcount24is
beginprocess（clr,clk）
variablecnt1,cnt0:
thencnt0:
cnt1:
elsifclk'
ifcnt1="
0010"
andcnt0="
0011"
thencnt1:
cnt0:
elsifcnt0<
"
=cnt0+1;
elsecnt0:
=cnt1+1;
hour0<
=cnt0;
hour1<
=cnt1;
5、数据选择和数码管选择模块
通过每个计数器输入的dain信号对数码管进行选择。
entityseltimeis
port（clk:
dain0,dain1,dain2,dain3,dain4,dain5,dain6,dain7:
instd_logic_vector（3downto0）;
sel:
outstd_logic_vector（2downto0）;
endseltime;
architectureaofseltimeis
integerrange0to7;
process（clk）
andclk'
iftemp=7thentemp<
elsetemp<
=temp+1;
casetempis
when0=>
sel<
000"
daout<
=dain0;
when1=>
001"
=dain1;
when2=>
010"
=dain2;
when3=>
011"
=dain3;
when4=>
100"
=dain4;
when5=>
101"
=dain5;
when6=>
110"
=dain6;
when7=>
111"
=dain7;
endcase;
通过对输入的信号进行编码，完成对7段数码管的驱动，使数码管显示出对应的数字。
entitydeledis
port（num:
instd_logic_vector（3downto0）;
led:
outstd_logic_vector（6downto0））;
enddeled;
architectureaofdeledis
begin
process（num）
casenumis
when"
=>
led<
0111111"
-----------3FH
0001"
0000110"
-----------06H
1011011"
-----------5BH
1001111"
-----------4FH
0100"
1100110"
-----------66H
1101101"
-----------6DH
0110"
1111101"
-----------7DH
0111"
0100111"
-----------27H
1000"
1111111"
-----------7FH
1101111"
-----------6FH
whenothers=>
0000000"
-----------00H
波形仿真：
三、数字秒表仿真波形
四、硬件验证
1、选择合适的芯片类型，进行自动分配管脚，在实验箱上将相应的管脚连接起来；
2、将做好的数字秒表下载到实验箱中；
3、验证功能，当输入端clr拨至低电平，start拨至高电平时，秒表开始计时，能清楚的显示时、分、，秒、0.01秒；
当把start拨至低电平时计时，秒表暂停，当把start再次拨回高电平时，秒表继续计时；
当把clr拨至高电平时，8个数码管同时变为0，秒表停止工作。
五、实验总结
通过本次课程设计，使我对MAX+plusII软件的使用、实验箱的使用、VHDL语言以及一个课题从开始的分析到最后的综合编译和仿真也有了更深刻的认识。
一拿到课程设计题目时确实有些迷茫，我就到图书馆查阅了相关的书籍、上网查了查资料、以及与同学讨论了整体构思和VHDL语言的设计。
虽然大体思路有了，但是在编程的过程中还是遇到了不少问题。
分频器的设计就是一个难题，100HZ的周期是10MHZ的100000倍，那counter的取值不是该是100000，那就是从0to99999，但是硬件验证时秒表明显走得偏慢。
那counter要取什么值呢？
是取0to49999？
通过分析才明白，如果语句中没有用到q<
语句，在0.01秒内，q很长一段时间都保持低电平，只有在最后0.2us进行高低电平的跳变；
但如果用了q<
语句，在0.005s时，q就从电平跳变到高电平，然后一直保持到0.01s才跳变到低电平，也就是将0.01s作为一个高低电平的周期。
数码管驱动模块的输出端口也遇到了问题，如果接线按EDA实验书上的接法，输出端口有7个，验证的时候总是有错，最后只好将输出端口改成一个led[6..0]，在功能上同样也满足驱动数码管的功能。
虽然在实验中遇到了许多这样那样的大小问题，但是我还是积极的寻找解决问题的办法，认真分析问题，研究问题，解决问题，最后终于设计出了数字秒表，并能实现各个功能端的作用。
课程设计不仅教会了我课本上的知识，更使我自身的学习能力和遇到问题时分析思考问题的能力有了明显提高，自身的意志和综合素质也得到了明显的加强。
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