毕业论文设计《SDRAM内存控制器研究》.docx
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学校代码：
10246
学 号：
08300720451
学 士 学 位 论 文
SDRAM内存控制器研究
院 系：
信息科学与工程学院
专 业：
微电子学
姓 名：
梁晨指导教师：
范益波
完成日期：
2012年6月7日
56
摘要
随着通用CPU迈向多核时代、视频处理ASIC迈向高清时代，存储器性能对系统整体性能的影响越来越大。
然而由于工艺限制，DRAM的核心频率难以超过300MHz，各种旨在提高数据吞吐率的DRAM接口应运而生。
优秀的内存控制器可以充分发挥DRAM接口的优势，在相同硬件条件下获得更好的性能，在相同性能要求下降低硬件成本。
在绪论部分，本文讨论了DRAM的技术发展历程，重点讲述了SDRAM带来的机遇与挑战，以及后SDRAM时代的各种技术改进。
第一章详细讲解了
SDRAM的基本操作，并综述了常见的SDRAM读写优化技巧，对它们的优略与适用场合做了较为深入的分析。
第三章给出了一种基于ClosePagePolicy的SDRAM控制器设计方案，并进行了简单的性能分析。
第四章讲述了该设计方案的verilog实现、RTL级仿真、
FPGA综合以及FPGA验证。
第五章讲解了该设计方案的SOPC集成，包括标准化的Avalon-MM接口设计、BFM仿真测试、JTAG硬件测试。
关键词：
SDRAM，内存控制器，SOPC
ABSTRACT
AsgeneralpurposeCPUentersthemulti-coreeraandvideoprocessingAISCentersthehigh-definitionera,memoryperformancebecomesincreasinglyimportanttooverallsystemperformance.Howeverduetotechnologyrestricts,thecorefrequencyofDRAMhasn'texceeded300MHz.ThusthereemergedmanyDRAMinterfaceprotocolsaimingathighdatathroughput.Awell-designedDRAMcontrollercantakeadvantageofsuchprotocolsandachievebetterperformanceusingthesamehardwareorlowercostunderthesameperformancerequirement.
Intheintroductionsection,thispaperreviewedthehistoryofDRAMtechnology,especiallythechancesandchallengesthatSDRAMbroughtabout,aswellasnewfeaturesappearedinthepost-SDRAMage.ThefirstchapterstartedwiththebasicoperationofSDRAM,andthensummarizedseveraleffectivetechniquesforoptimizingSDRAMaccesses.
ThenanSDRAMcontrollerdesignsolutionbasedonClosePagePolicyisproposed,andbasicperformanceanalysesareperformed.Next,theVerilogimplementation,RTL-levelsimulation,FPGAsynthesisandFPGAverificationoftheproposeddesignaredescribed.Finally,theSOPCintegrationoftheproposeddesigniscovered,includingstandardizedAvalon-MMinterfacedesigning,BFMsimulationandhardwareverificationthroughJTAG.
Keyword:
SDRAM,memorycontroller,SOPC
目录
第一章绪论 11
1前SDRAM时期的DRAM 11
1.1DRAM的发明 11
1.2Intel1103 11
1.3MostekMK4096 11
1.4典型的传统异步DRAM 12
1.5PageMode、FastPageMode（FPM）、Nibblemode的出现 12
1.6ExtendedDataOutput（EDO）与BurstEDO的出现 13
2SDRAM带来的机遇与挑战 13
2.1SDRAM基本硬件参数 14
2.2SDRAM的三维地址空间 14
2.3芯片规格与SDRAM芯片组的容量 15
2.4RowBuffer对SDRAM读写的影响 16
2.5SDRAM的新天地 16
3后SDRAM时代的DRAM 17
3.1DDRSDRAM引入的其他重要特性 18
3.2DDR2SDRAM引入的其他重要特性 18
3.3DDR3SDRAM引入的其他重要特性 19
4本课题的内容 19
5论文结构 20
第二章SDRAM基本操作与优化策略 21
1SDRAM的基本操作 21
1.1SDRAM回顾 21
1.2SDRAM的基本指令 22
1.2.1LMR指令与模式寄存器 23
1.2.2ACT（Activate）指令、WR（write）指令、RD（Read）指令 24
1.2.3PRE（Precharge）、PREA（PrechargeAll）、WRA（Writewith
autoprecharge）、RDA（Readwithautoprecharge）指令 25
1.2.4REF（Refresh）指令 25
2SDRAM的优化策略 26
2.1行缓冲与SDRAM优化策略 26
2.1.1SDRAM读写特征与行缓冲回顾 26
2.1.2ClosePagePolicy简介
27
2.1.3OpenPagePolicy简介
28
2.1.4OpenPagePolicy与ClosePagePolicy的进一步讨论
28
2.1.5动态的行缓冲策略
29
2.2SDRAM指令重排
31
2.3SDRAM地址映射方案
33
2.4访问请求调度
33
2.5访问请求仲裁
34
2.6SDRAM访问优化策略回顾
35
第三章基于ClosePagePolicy的内存控制器后端设计
36
1ClosePagePolicy的原理与有效带宽分析
36
1.1ClosePagePolicy的实现与性能分析
36
1.1.1Refresh操作和它对有效带宽的影响
1.1.2Activate&ReadwithAutoprecharge操作与Close
Page
36
Policy的读效率分析
1.1.3Activate&WritewithAutoprecharge操作与Close
Page
37
Policy的写效率分析
39
1.2ClosePagePolicy性能计算实例
41
1.2.1Samsung64Mb：
x16单片SDRAM计算示例
41
1.2.1.1系统设定
41
1.2.1.2非流水线ClosePagePolicy性能计算
41
1.2.1.3一个有意思的假设
42
2SDRAM的上电初始化原理
42
2.1Jedec21-C标准与IntelPC100标准的规定
42
2.2Micron、ISSI等当代美系SDRSDRAM的特点
44
3基于ClosePagePolicy的内存控制器后端设计方案
44
3.1系统概述
44
3.2SDRC_Lite存储控制后端概述
45
3.3存储控制后端顶层信号
46
3.4设计备注
47
3.4.1SDRC_Lite的核心与外部模块的划分
47
3.4.2连接SDRC_Lite的片上单元
47
3.4.3SDRAM与SDRC_Lite核心的BurstLength关系
48
3.4.4关于地址对齐 48
3.5SDRC_Lite存储控制后端核心控制逻辑的设计概要 49
3.5.1上电初始化控制电路（MCB_INI_CTRL）的设计概要 49
3.5.2命令控制电路（MCB_CMD_CTRL）的设计概要 51
3.5.3数据控制电路（MCB_DAT_CTRL）的设计概要 52
3.5.4刷新控制电路（MCB_REF_CTRL）的设计概要 53
3.6SDRC_Lite存储控制后端SDRAM接口逻辑的设计概要 53
3.7SDRC_Lite核心中所涉及的基本参数 53
3.8SDRC_Lite基本读写操作的时序图 53
第四章SDRC_Lite内存控制器的仿真、综合与硬件测试 59
1SDRC_Lite的Verilog实现 59
2SDRC_Lite的RTL仿真 59
2.1仿真模型与参数设置 59
2.2包含MicronModel的Testbench与仿真波形 60
3SDRC_Lite的FPGA综合 62
4SDRC_Lite的FPGA硬件验证 64
5下一步的验证 65
第五章SDRC_Lite内存控制器的SOPC集成与测试 66
1Avalon-MMWrapper的设计 66
1.1SOPC与Avalon总线简介 66
1.2Avalon-MM协议简介 67
1.3AvalonWrapper的设计 68
1.3.1任意长度的Burst、不与Burst边界对齐的Burst 69
1.3.2跨SDRAM行的Burst 69
1.3.3AvalonWrapper的地址映射 69
1.4AvalonSDRC_LiteIP、MicronSDRAMModel的协同仿真 70
1.5Quartus综合 71
1.6从RTL代码到SOPCCustomIP 71
2基于Avalon-MMMasterBFM的仿真测试 72
2.1Avalon-MMMasterBFM简介 72
2.2环境搭建 72
2.3仿真测试结果 72
3基于JtagtoAvalonMasterBridge的硬件测试 73
3.1JtagtoAvalonMasterBridge简介 73
3.2环境搭建 73
3.3JtagtoAvalonMasterBridge硬件测试结果 74
3.3.1早期的小挫折 75
3.3.2结果分析 75
第六章总结与展望 76
致谢 77
参考文献 78
图片目录
图1.1Intel1103 11
图1.2MostekMK4096 12
图1.3典型的异步DRAM读时序 13
图1.4异步DRAM的各种时序改进 14
图1.5MicronSDRAM框图 15
图1.6当代DRAM接口时序对比 17
图1.7DDR2SDRAMPostCAS 18
图2.1SDRAM的三维结构 21
图2.2SDRAM模式寄存器 23
图2.3SDRAM访问的三种情况 27
图2.4动态行缓冲策略（Intel） 29
图2.5动态行缓冲策略（AMD） 30
图2.6SDRAM指令流水线化 31
图2.7SDRAM多Bank交错工作 31
图2.8HSSDRCSDRAM控制器框图 32
图2.9基于pattern的SDRAM访问 32
图2.10SDRAM访问请求调度的实现 34
图2.11SDRAM控制系统的示意图 35
图3.1SDRAM刷新时序 37
图3.2SDRAM读时序（BL=4） 38
图3.3SDRAM读时序（BL=1） 39
图3.4SDRAM写时序（BL=4） 40
图3.5SDRAM写时序（BL=1） 40
图3.6SDRAM初始化时续1 43
图3.7SDRAM初始化时续2 44
图3.8SDRC_Lite系统应用框图 45
图3.9SDRC_Lite功能框图 45
图3.10可变BurstLength的实现 48
图3.11SDRC_Lite初始化模块框图 49
图3.12SDRC_Lite初始化状态机 50
图3.13SDRC_Lite指令状态机 52
图3.14SDRC_Lite数据状态机 53
图3.15SDRC_Lite读时序（系统BL=4） 55
图3.16SDRC_Lite读时序（系统BL=8） 56
图3.17SDRC_Lite写时序（系统BL=4） 57
图3.18SDRC_Lite写时序（系统BL=8） 58
图4.1SDRC_Lite的初始化仿真波形 60
图4.2SDRC_Lite的SDRAM读写化仿真波形 61
图4.3SDRC_Lite顶层模块（MCB_TOP） 62
图4.4SDRC_Lite控制模块（MCB_CTRL） 63
图4.5SDRC_Lite初始化状态机（MCB_INI_FSM） 63
图4.6SDRC_Lite命令状态机（MCB_CMD_FSM） 63
图4.7SDRC_Lite数据状态机（MCB_DAT_FSM） 64
图4.8SDRC_Lite的FPGA测试框图 64
图5.1典型的SOPC系统 66
图5.2Avalon-MM突发写时序 67
图5.3Avalon-MM突发读时序 67
图5.4SDRC_LiteAvalonIP读时序仿真1 70
图5.5SDRC_LiteAvalonIP读时序仿真2 70
图5.6SDRC_LiteAvalonIP读时序仿真3 71
图5.7SDRC_LiteAvalonIP的SOPC仿真环境 72
图5.8SDRC_LiteAvalonIP的BFM测试仿真波形实例 73
图5.9SDRC_LiteAvalonIP的Jtag测试框图 74
图5.10SystemConsole测试SDRC_LiteAvalonIP的截图 74
图5.11SDRC_LiteAvalonIP实例化截图 75
表格目录
表1.1典型的SDRAM存储规格 15
表2.1SDRAM指令表 22
表3.1Samsung64MbSDRAM的时序参数 41
表3.2SDRC_Lite端口信号 46
表3.3SDRAM的地址Wrap 48
表3.4初始化状态及其输出 50
表4.1MicronModel的参数 59
表5.1AvalonWrapper端口信号 68
第一章绪论
随着工艺尺寸的缩小，当代ASIC与CPU的性能突飞猛进，然而存储器的核心频率任然只有100~200MHz左右，SDR/DDR/DDR2/DDR3等旨在提高数据吞吐率的接口协议应运而生。
当下，设计良好的存储控制器，已成为充分发挥系统带宽潜能、降低系统功耗的有力保障。
本章内容：
首先，将分三部分简要介绍DRAM存储器：
前SDRAM时代的
DRAM、SDRAM带来的机遇与挑战、后SDRAM时代的DRAM；然后，将介绍本课题的内容，给出论文结构。
1前SDRAM时期的DRAM
1.1DRAM的发明
1966年RobertDennard博士在IBM的ThomasJ.Watson研究中心发明了DRAM存储器，其中的存储单元采用了1T1C的结构[52]。
RobertDennard获得了美国专利，专利号为3,387,286。
1.2Intel1103
1971年Intel发布了Intel1103存储器，容量为1kbit。
它是历史上第一个商业上成功的DRAM存储器。
与经典DRAM不同，它采用3T1C的存储单元，有独立的行地址线与列地址线，读与写的数据线分离。
A31
A22
A03
A14
PRECHARGE5
A56
A67
A58
A79
18READ/WRITE
IntelP11037005
17VSS
16CENABLE
15A4
14DATA_BOUT
13A8
12DATAIN
11VDD
10VBB
图1.1Intel1103
1.3MostekMK4096
1973年Mostek发布了Mostek MK4096存储器，容量为4k，由Robert
Proebsting设计。
它是历史上第一款复用行列地址线的DRAM。
行列地址线的复用，减少了封转管脚，降低了成本，这个传统延续至今。
Mostek是Micron的前身，在鼎盛时期曾占有3/4的市场份额。
VBB1
DIN2
WRITE_B3
RAS_B4
A05
A26
A17
VDD8
16VSS
MostekMK4096
15CAS_B
14DOUT
13CS_B
12A3
11A4
10A5
9VCC
图1.2MostekMK4096
1.4典型的传统异步DRAM
在1970年代中期，占据主流的是异步接口的DRAM，那时的“Clocked
DRAM”仅仅昙花一现。
这种经典异步接口，与课本《数字集成电路设计透视》
ValidDataout
ValidDataout
DQ
ColumnAddress
RowAddress
ColumnAddress
Address
RowAddress
CAS_B
RAS_B
DataTransfer
Data Row ColumnTransfer Activation Read
Row ColumnActivation Read
中的叙述十分吻合[50]。
每次读写前，必须分别进行行选通与列选通，即便读写同一行里的数据，也不能省略任何步骤。
一张典型的时序图如下：
图1.3典型的异步DRAM读时序
1.5PageMode、FastPageMode（FPM）、Nibblemode的出现
在异步DRAM的时代，出现过许多改进极富有特点的接口改进。
PageMode的出现是一个里程碑。
PageMode的DRAM可以把一整行数据保存在集成于片上的灵敏放大器整列中，这访问同一行时，就不必重复进行行选通。
PageMode的操作，利用了访问的空间局部性，从而提升了系统的性能。
行缓冲的思想，一直延续到了当代的DRAM。
FastPageMode出现于1980年代早期，直到1990年代早期任然属于主流。
FastPageMode中，只要RAS_B有效，就打开列地址缓冲，从而可以在
CAS_B发起前锁存列地址，这样就提高了读写效率。
Nibblemode是TI对FPMDRAM的一种改进，添加了类似于4位突发传送的功能。
1.6ExtendedDataOutput（EDO）与BurstEDO的出现
在1990年代中期，出现了Extended Data Output的DRAM。
它增加了
OE_B信号，来代替CAS_B去控制输出缓冲。
于是，在CAS_B上升后，数据可以保持更多时间，故名“ExtendedDataOutput”。
EDO允许CAS_B下降沿与数据交叠，缩短了pagemode下的读写周期，故效率比FPM更高。
Burst EDO增加了列地址自动增加的功能，进一步简化了操作，提高了效率。
几种异步模式的时序对比如下图[49]：
图1.4异步DRAM的各种时序改进
（摘自ICE公司的《Memory1997》[49]）
2SDRAM带来的机遇与挑战
SDRAM，意为同步的DRAM，其数据和指令都与时钟上升沿对齐。
最早的样品，由三星在1993年生产。
在1996-2002年期间，SDRAM逐步取代了异步的FPMDRAM、EDODRAM，称雄PC内存市场。
在2003年之后，逐渐被DDRSDRAM取代。
它与前代异步DRAM的不同包括：
同步时钟、多Bank机制、流水线化的操作、Burst读写的引入。
由于每个时钟周期，只在上升沿传送
一次数据，它也被称为SDRSDRAM，以便与DDRSDRAM区别。
2.1SDRAM基本硬件参数
SDRAM的常见容量包括：
16Mbit、64Mbit、128Mbit、256Mbit、512Mbit。
其中，除了16Mbit分为2个
Bank外，其他容量的SDRAM都分为4个Bank。
SDRAM的常见数据位宽包括：
4bit、8bit、16bit、32bit。
如果系统位宽64bit，用16个512Mbit容量4bit位宽的SDRAM并联，可以实现8Gbit的存储空间；而如果用2个512Mbit容量32bit位宽的SDRAM并联，只能实现
1Gbit的存储空间。
SDRAM的Burst Length，即读写突发传送的周期数
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