FPGA开发板硬件设计方案070516.docx

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FPGA开发板硬件设计方案070516

协同集团北京研发中心文档基本信息

文档级别

总页数

13

文档

名称

FPGA开发板硬件设计方案

编制人

宋波

所在部门

硬件开发

审核人

曹占生

编制日期

2007-6-8

FPGA开发板硬件设计方案

引言

在FPGA选型报告中，我们阐明了产品用途和设计目标，列出了具体的规格需求并最终选定了AlterastratixIIEP2S180F-1020作为FPGA器件，本文将详细说明FPGA整体设计方案。

一、器件布局

1、器件总体布局图

2、器件总体布局考虑因素

Ø实用性：

将各种应用接口布置在板边方便使用，包括高速A/DD/A的SMA端子、音频A/DD/A的RCA端子、摄像头Connector、LCDConnector、键盘接口、RJ-45接口、RS-232接口、USB2.0OTG接口、CFCard（可选）、SDCard、Powersupply端子、扩展口；PCI-e和DDR存储器接口可放置于板内。

Ø电磁兼容：

将电源集中放置在右上角区域，做好接地和滤波设计；将高速A/D、D/A器件集中放置在左侧，尽量缩短信号线的走线距离并避免交叉线。

Ø产品升级：

将FPGA开发板分为了基板和核心板两个部分，上图红色框区域为基板，绿色框区域为核心板，板间用高速Connector连接，向后开发只需重新设计核心板，可节省大量开发时间和费用。

二、功能说明

1、FPGA

Ø742I/OPin

Ø外接2*64MBDDRSDRAM，可选MICRON、INFINEON和SAMSUNG任一家产品，另外在基板上再扩展一接口以满足更大容量需求

Ø外接128MBFLASH

Ø外接256KB*16SRAM

Ø155.52MHz/100MHz/33.3MHz/25MHz时钟源

Ø数字程控逻辑芯片

Ø外接12V风扇降温

Ø主要器件：

FPGAEP2S180

128MbFLASHAM29LV128MH113REI

256K*16SRAMIDT71V416510PH

64MBDDRSDRAMMT46LC16M16A2

数字程控逻辑芯片EPM1270F256C3

2、电源

电源为模拟和数字器件提供稳定可靠的直流电压，设计核心要素包括：

ØDC16V/3.75A输入端子，Fuse保护

Ø电源输入端使用共模抑制电感

ØESD二极管保护、反向电压保护和滤波钽电解电容

ØLED指示灯

Ø选用高效率大电流容量的开关稳压管提供5V、3.3V、1.8V、1.2V

Ø选用大电流容量1.5A的LDO提供2.8V

ØDC/DC提供12V/0.5A风扇电源

ØDC/DC提供-5V运放电源

Ø使用专用电源电感支持大电流容量

Ø电源PCBLayout注意点（参考下文说明），还要参考各芯片Datasheet中关于Layout的说明事项

Ø主要器件：

开关稳压管LM2678LTC3728LTC1778

1.8VLDOLT1963

12VDC/DCLTC1872

-5VDC/DCLTC3704

电源电感TOKO919AS系列

电解电容—180UF\100UF\10UF\56UF等

三极管和场效应管

ESD二极管、保险管、Zenar二极管、肖特基二极管、LED

直流风扇12V/0.2A

3、高速A/D

高速A/D用于数字通信接收机IF采样功能，将模拟信号转化为数字信号供给FPGA做处理，设计核心要素包括：

Ø四路125Msps，12bit高速A/D，推荐使用AD9233BCPZ-125

Ø输入电压：

1.8V（模拟），3.3V（数字），其中1.8V耗电220mA，四路要880mA，要使用大电流容量稳压管供电，因为是高速芯片，每个供电管脚接0.1uF去耦电容

ØRF/IF输入，经Transformer转换为两路信号，2Vp-p输入，Transformer后端RC网络要根据输入信号的频率而变换

Freqencyrange（MHz）

R

C（pF）

0~70

33

15

70~200

33

5

200~300

15

5

300~

15

NC

Ø125MHz有源晶振时钟，经Transformer转换为差分信号CLK+/CLK-，一个晶振可负载两个A/D芯片

Ø利用肖特基二极管对输入的模拟和时钟信号电平进行钳制

ØI2C控制指令（SCLK/SDIO）

ØA/DData输出经Buffer进入FPGA，前后加20~100欧姆电阻有助于减少overshooting和ringing

Ø主要器件：

A/DConverterAD9233BCPZ-125

125MHzCrystalCB3LV-3C

TransformerADT1-1WT/ETC1-1-13

Buffer74VCX162244

SchottkyDiodeHSMS2812

4、高速D/A

高速D/A用于数字宽带通信，将数字信号转化为模拟信号供给下一级做处理，设计核心要素包括：

Ø四路125Msps，12bit高速D/A，推荐使用AD9752

Ø输入电压：

5V（模拟\数字），0.1uF去耦、1uF滤波电容

Ø125MHz有源晶振时钟，单端输入，一个晶振可负载两个D/A芯片

Ø模拟差分信号输出，电阻网络调整输出共模电压

Ø数字信号输入端接上拉和下拉电阻（可选）

Ø主要器件：

D/AConverterAD9752

125MHzCrystalCB3LV-3C

TransformerADT1-1WT

5、AudioA/D

AudioA/D用于数字音频接收机采样功能，将模拟信号转化为数字信号供给FPGA做处理，设计核心要素包括：

Ø两路Stereo，16bitAudioD/A，推荐使用AD1877

Ø输入电压：

5V（模拟\数字），0.1uF、10nF去耦、1uF滤波电容

Ø12.288MHz有源晶振时钟，单端输入，一个晶振可负载两个A/D芯片

Ø左右两声道模拟输入

ØTTL串行数据输出

Ø主要器件：

AudioA/DConverterAD1877

12.288MHzCrystal

6、AudioD/A

AudioD/A用于将数字音频信号转化为模拟信号，设计核心要素包括：

Ø两路Stereo，24bitAudioA/D，推荐使用AD1853

Ø输入电压：

5V（模拟\数字），0.1uF滤波电容

Ø12.288MHz有源晶振时钟，单端输入，一个晶振可负载两个A/D芯片

Ø左右两声道模拟差分输出

Ø运放和低通滤波，采用±5V供电，如果声音效果不佳，还可采用外接直流电源±15V供电

Ø喇叭和耳机两种音频输出方式

Ø主要器件：

AudioD/AConverterAD1853

12.288MHzCrystal

OP275运放器

LA4525喇叭功放

LA4536A耳机功放

三、接口说明

1、RS-232

Ø两路RS-232Transceiver，9Pin标准RS-232接口，接口定义为DCD\RXD\TXD\DTR\GND\DSR\RTS\CTS\RI

Ø一路选用MAX3380，2TX/2RX普通Transceiver，传输速率460kbps，连接RXD\CTS\TXD\RTS\GND

Ø一路选用MAX3245，3TX/5RX高速Transceiver，传输速率1Mbps，全部连接

2、RJ-45

Ø一路以太网控制器，ISABUS接口，推荐使用CS8900A

Ø输入电压：

3.3V（模拟\数字），0.1uF去耦电容

Ø20MHz无源晶振时钟，双端输入

ØTX/RX差分信号输出

Ø双向buffer

Ø主要器件：

以太网控制器CS8900A

Buffer74VCX163245

20MHzCrystal

NVRAMAT93C46A

内部集成X’FMR的RJ-45接口

3、USB2.0OTG

Ø两路高速（全速）USB2.0OTGTransceiver，推荐使用ISP1504A

Ø输入电压：

5V\3.3V\2.8V\1.8V，0.1uF滤波电容，利用电源分配开关提供5V电压给USB接口

Ø19.2MHz无源晶振时钟，双端输入

Ø一路标准USB接口，接口定义为5V\D-\D+\GND

Ø一路MiniUSB接口，接口定义为5V\D-\D+\ID\GND，ID连接TransceiverID引脚，标准USB接口没有该功能，TransceiverID引脚经1K电阻接地

Ø主要器件：

高速（全速）USB2.0OTGTransceiverISP1504A

19.2MHzCrystal

双路USB电源分配开关MIC2536

ESDFilterIP4059（可选）

4、CMOS摄像头

ØCMOS摄像头接口没有固定标准，可以采用48PinCSIConnector，包括CSI数据传输（MCLK\FV\LV\PIXCLK\DATA[15:

0]）、GPIO传感器控制（RESET\POWD）、I2C（SDA\SCLK）和电源供电四个部分

Ø输入电压：

2.8V\1.8V（模拟\数字），0.1uF滤波电容

Ø一般摄像头都是8bit数据

Ø信号接上拉电阻，最好都通过buffer驱动和FPGA通信

Ø我们现在有一个Freescale的CMOS摄像头，48PinCSIConnector接口，只需安装驱动程序即可

5、CF&SDCard

ØCF&SD都可作为外设存储器，SD卡可兼容MMC卡，3.3V输入电压

ØSD9Pin结构，接口定义为Data2\Data3\CMD\gnd\3.3V\CLK\gnd\Data0\Data1，FPGA输出的Data可直接连接外设存储器

ØMMC7Pin结构，两侧比SD卡各少一个Datapin

ØCF50Pin结构较复杂，从功能上说，SD可以实现大容量存储，个人认为不需要再在板上设计CF接口

Ø接口选择：

CFSAMTECCFT-150（可选）

6、JTAG

ØJTAG有20Pin和14Pin两种标准接口，两者电气特性一致，没有本质差别

Ø我们选用20Pin结构，接口定义为

Pinno

description

Pinno

description

Pinno

description

Pinno

description

1

Vref

6

GND

11

RTCK

16

GND

2

VCC

7

TMS

12

GND

17

NC

3

TRST

8

GND

13

TDO

18

GND

4

GND

9

TCK

14

GND

19

NC

5

TDI

10

GND

15

SRST

20

GND

ØTRST\TDI\TMS\NRST可接不高于10K上拉电阻防止误触发

ØTCK\RTCK可接不高于10K下拉电阻防止误触发

ØVCC3.3V供电，Vref也可直接连接3.3V

7、键盘

Ø外接键盘采用20PIN接口

Ø接口定义如下图

8、LCD接口

Ø配合我们目前有的一套34PINSHARPLCD接口，接口定义如下：

Ø40PIN并口LCD，接口定义如下图

Ø16PIN串口LCD，接口定义如下图

Ø5V/3.3V/2.8V/1.8V供电，加10uF滤波电容

9、MICTOR

ØTektronixandAgilentlogicanalyzerconnectors

ØAgilent有90Pin、40Pin两种标准接口，我们选用40Pin接口，3.3V供电

Ø要和JTAGTRST/TDI/TDO/TCK/TMS五个引脚连接

Ø数据和时钟引脚可根据Agilent式样书布线

ØMICTOR选择依赖逻辑分析仪设备厂家的标准，不同的厂家标准不同，也可参考FS2公司的产品说明，对应38PinMictor

10、板间高密度高速接口

现在还不能确定基板和核心板间有多少线需要连接，SAMTECDPAF-3.0高密接口有184Pin，占用面积合适（1*5cm），围绕核心板边放置4个高密接口可以有4*184=736Pin应该可以满足设计需求。

高密接口必然带来信号的损失，影响信号传输的速度，选择知名厂家产品尤为重要。

一个高密连接器有四组位置对称引脚便于排列，引脚序号如下图：

A1

A2

A46

A45

B1

C1

D1

B2

C2

D2

11、扩展口

扩展口种类较多，选择主要看应用，我选3*24pin接口。

根据应用选择放置位置。

上侧扩展口用来扩展USB、UART和I2C，右下角两个扩展口一个用来扩展SD和KEYPAD，另一个作为GPIO预留口。

12、PCI-Express接口

PCI-Express的接口有1X、2X、4X、8X、12X、16X、32X多种标准，选择较常见的4XPCI-Express接口。

接口定义如下表：

Pin

SideBConnector

SideAConnector

#

Name

Description

Name

Description

1

+12v

+12voltpower

PRSNT#1

Hotplugpresencedetect

2

+12v

+12voltpower

+12v

+12voltpower

3

RSVD

Reserved

+12v

+12voltpower

4

GND

Ground

GND

Ground

5

SMCLK

SMBusclock

JTAG2

TCK

6

SMDAT

SMBusdata

JTAG3

TDI

7

GND

Ground

JTAG4

TDO

8

+3.3v

+3.3voltpower

JTAG5

TMS

9

JTAG1

+TRST#

+3.3v

+3.3voltpower

10

3.3Vaux

3.3vvoltpower

+3.3v

+3.3voltpower

11

WAKE#

LinkReactivation

PWRGD

PowerGood

MechanicalKey

12

RSVD

Reserved

GND

Ground

13

GND

Ground

REFCLK+

ReferenceClock

Differentialpair

14

HSOp（0）

TransmitterLane0,

Differentialpair

REFCLK-

15

HSOn（0）

GND

Ground

16

GND

Ground

HSIp（0）

ReceiverLane0,

Differentialpair

17

PRSNT#2

Hotplugdetect

HSIn（0）

18

GND

Ground

GND

Ground

19

HSOp

（1）

TransmitterLane1,

Differentialpair

RSVD

Reserved

20

HSOn

（1）

GND

Ground

21

GND

Ground

HSIp

（1）

ReceiverLane1,

Differentialpair

22

GND

Ground

HSIn

（1）

23

HSOp

（2）

TransmitterLane2,

Differentialpair

GND

Ground

24

HSOn

（2）

GND

Ground

25

GND

Ground

HSIp

（2）

ReceiverLane2,

Differentialpair

26

GND

Ground

HSIn

（2）

27

HSOp（3）

TransmitterLane3,

Differentialpair

GND

Ground

28

HSOn（0）

GND

Ground

29

GND

Ground

HSIp（3）

ReceiverLane3,

Differentialpair

30

RSVD

Reserved

HSIn（3）

31

PRSNT#2

Hotplugdetect

GND

Ground

32

GND

Ground

RSVD

Reserved

13、DDR（DDR2）接口

DDR采用184PINDIMM结构，金手指每面92PIN，金手指上有一个卡口；DDR2采用240PINDIMM结构，金手指每面120PIN，金手指上有一个卡口。

DDR是一个高速而复杂的接口，由于将接口放置于底板上，和FPGA之间的数据通信距离加长且通过高密连接器对信号完整性产生一定的影响，因此DDRPCBLayout至关重要，主要需要考虑反射（阻抗匹配问题）、串扰（信号相互干扰问题）、地弹（电源性能）三大问题。

选择184PINDIMM结构DDR，包括64根数据+17根地址+6时钟+片选+行列选通，接口定义如下表：

PIN

信号线定义

信号线定义

信号线定义

信号线定义

1

SMBCLK

SMBDATA

VDD

SA2

2

WP

GND

SA1

SA0

3

D59

D58

VDD

D63

4

DQS#7

VDD

D62

DQM7

5

D57

D56

GND

D61

6

VDD/D

GND

D60

NC

7

D51

D50

VDD

D55

8

DQS#6

VDD

D54

DQM6

9

DCLK2

DCLK2#

VDD

NC

10

GND

D49

D53

D52

11

D48

NC/CS2

VDD

NC/CS3

12

VDD

D43

D47

D46

13

D42

DQS#5

GND

DQM5

14

GND

SCASA#

CS#1

CS#0

15

D41

SWEA#

VDD

D45

16

VDD

D40

SRASA#

D44

17

D35

SBS0

GND

D39

18

GND

D34

D38

DQM4

19

DQS#4

D33

VDD

D37

20

VDD

D32

D36

GND

定位卡

定位卡

定位卡

定位卡

PIN

信号线定义

信号线定义

信号线定义

信号线定义

1

SBS1

CB3

CB7

VDD

2

GND

CB2

CB6

A10

3

A0

DQS8

DQM8

GND

4

VDD

CB1

DCLK0#

DCLK0

5

CB0

A1

VDD

CB5

6

GND

A2

CB4

D31

7

D27

D26

GND

D30

8

VDD

A4

A3

BQM3

9

DQS#3

D25

VDD

D29

10

GND

D24

D28

A6

11

A5

D19

GND

D23

12

VDD

A7

A8

D22

13

D18

A9

VDD

DQM2

14

GND

DQS#2

A11

D21

15

D17

D16

GND

A12

16

VDD

CKE0

D20

BA2

17

D11

D10

VDD

CKE1

18

GND

DCLK1#

D15

D14

19

DCLK1

VDD

VDD

DQM1

20

DQS#1

D9

D13

D12

21

D8

GND

VDD

A13

22

NC

NC

NC

NC

23

D3

VDD

GND

D7

24

D2

DQS#0

D6

DQM0

25

D1

GND

VDD

D5

26

D0

VREF

D4

GND

四、PCBLayout说明

1、PCB选材

考虑到高速PCB的电磁兼容和信号完整性问题，采用FR-4材质PCB，介电常数在4.1~4.5之间。

2、层和传输线Layout

1）基板

考虑到高速PCB的电磁兼容和信号完整性以及RF模拟信号问题，基板采用八层板Layout，各层描述如下：

Signal/GND/Signal/Power/GND/Signal/GND/Signal；传输线为50欧姆特征阻抗，设计说明请参考下图：

铜箔层（signal/gnd/power），厚度均为1.4mil=35um.

介质层，介电常数4.1，介电层各层厚度如上图标注.

5mil

5mil

12mil

12mil

signal

signal

signal

signal

gnd

gnd

gnd

power

12mil

12mil

不固定，可根据板厚而定，可定为10mil

顶层和底层高速传输线和RF线宽8mil，中间层高速传输线宽9mil，计算过程不赘述.

为确保开发板抗损坏，将整体板厚设计为2mm=79mil，这样power和gnd之间的介电层厚度为：

79-12*4-5*2-1.4*8=10mil.

电源和地线走线原则上要比传输线更宽，这里不作线宽规定，视布线实际情况而定，其他低速信号线和连接线也没有明确要求。

2）FPGA核心板

核心板FPGA引脚较多，信号线连接复杂，采用14层板Layout，各层描述如下：

Signal/GND/Signal/Signal/GND/Signal/Power/GND/Signal/GND/Signal/Signal/GND/Signal设计说明请参考下图：

整体板厚设计为82mil

铜箔层（signal/gnd/power），signal厚度均为0.6mil，gnd/power厚度均为1.2mil

介质层，介电常数4.1，介电层各层厚度如上图标注.

3mil

8mil

8mil

4mil

power

signal

signal

signal

gnd

gnd

signal

gnd

4mil

8mil

4mil

顶层和底层高速传输线线宽6mil，4、5、11、12层高速传输线宽14mil，6、9层高速传输线宽10mil，计算过程不赘述.

signal

gnd

signal

signal

signal

gnd

3mil

4mil

8mil

4mil

4mil

8mil

电源和地线走线原则上要比传输线更宽，这里不作线宽规定，视布线实际情况而定，其他低速信号线和连接线也没有明确要求。

3、高速传输线延时问题

对于核心板，由于器件紧紧围绕着FPGA布局，延时问题并不严重，而对于基板，部分信号连接线较长，需要考虑延时问题：

一般的将顶层和底层高速信号的延时在180ps/inch，中间层高速信号的延时在1