计算机组成原理十套卷答案白中英Word文件下载.doc
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虚拟存储系统两级结构
6
RISC访内指令中，操作数的物理位置一般安排在（
栈顶和次栈顶
两个主存单元
一个主存单元和一个通用寄存器
两个通用寄存器
RISC指令和CISC指令
7
当前的CPU由（B
）组成。
控制器
控制器、运算器、cache
运算器、主存
控制器、ALU、主存
CPU组成
8
流水CPU是由一系列叫做“段”的处理部件组成。
和具备m个并行部件的CPU相比，一个m段流水CPU的吞吐能力是（
具备同等水平
不具备同等水平
小于前者
大于前者
流水CPU
9
在集中式总线仲裁中，（A
）方式响应时间最快。
独立请求
计数器定时查询
菊花链
集中式总线仲裁
10
CPU中跟踪指令后继地址的寄存器是（
C）。
地址寄存器
指令计数器
程序计数器
指令寄存器
程序计数器
11
从信息流的传输速度来看，（A
）系统工作效率最低。
单总线
双总线
三总线
多总线
总线结构
12
单级中断系统中，CPU一旦响应中断，立即关闭（
C）标志，以防止本次中断服务结束前同级的其他中断源产生另一次中断进行干扰。
中断允许
中断请求
中断屏蔽
DMA请求
考查:
中断过程
13
安腾处理机的典型指令格式为（
C）位。
32位
64位
41位
48位
安腾处理机
14
下面操作中应该由特权指令完成的是（B
）。
设置定时器的初值
从用户模式切换到管理员模式
开定时器中断
关中断
特权指令
15
下列各项中，不属于安腾体系结构基本特征的是（
超长指令字
显式并行指令计算
推断执行
超线程
安腾体系结构
二、填空题（每小题2分，共20分）
字符信息是符号数据，属于处理（非数值
）领域的问题，国际上采用的字符系统是七单位的（
ASCII）码。
按IEEE754标准，一个32位浮点数由符号位S（1位）、阶码E（8位）、尾数M（23位）三个域组成。
其中阶码E的值等于指数的真值（
e）加上一个固定的偏移值（
127）。
双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（
时间）并行技术，后者采用（
空间）并行技术。
虚拟存储器分为页式、（
段）式、（
段页）式三种。
安腾指令格式采用5个字段：
除了操作码（OP）字段和推断字段外，还有3个7位的（
地址码）字段，它们用于指定（
寄存器）2个源操作数和1个目标操作数的地址。
CPU从内存取出一条指令并执行该指令的时间称为（指令周期
），它常用若干个（
CPU周期）来表示。
安腾CPU中的主要寄存器除了128个通用寄存器、128个浮点寄存器、128个应用寄存器、1个指令指针寄存器（即程序计数器）外，还有64个（1位推断寄存器
）和8个（64位分支寄存器
衡量总线性能的重要指标是（总线带宽
），它定义为总线本身所能达到的最高传输速率，单位是（
MB/s）。
DMA控制器按其结构，分为（
选择型）DMA控制器和（
多路型）DMA控制器。
前者适用于高速设备，后者适用于慢速设备。
64位处理机的两种典型体系结构是（Intel64体系结构
）和（安腾体系结构
前者保持了与IA-32的完全兼容，后者则是一种全新的体系结构。
三、简答题（每小题8分，共16分）
CPU中有哪几类主要寄存器，用一句话回答其功能。
答：
A.数据缓冲寄存器（DR）B.指令寄存器（IR）C.程序计算器（PC）D.数据地址
寄存器（AR）E.通用寄存器（R0～R3）F.状态字寄存器（PSW）
功能：
执行指令、操作、时间的控制以及数据加工。
指令和数据都用二进制代码存放在内存中，从时空观角度回答CPU如何区分读出的代码是指令还是数据。
计算机可以从时间和空间两方面来区分指令和数据，在时间上，取指周期从内存中取出的是指令，而执行周期从内存取出或往内存中写入的是数据，在空间上，从内存中取出指令送控制器，而执行周期从内存中取出的数据送运算器
四、计算题（10分）
设x=-15，y=+13，数据用补码表示，用带求补器的阵列乘法器求出乘积x×
y，并用十进制数乘法进行验证。
五、证明题（12分）
用定量分析方法证明多模块交叉存储器带宽大于顺序存储器带宽。
证明：
假设
（1）存储器模块字长=数据总线宽度
（2）模块存取一个字的存储周期=T
（3）总线传送周期为t
（4）交叉存储器的交叉模块为m
P88
交叉存储器为了实现流水线方式存储，即通过t时间延迟
T=mt
（1）
六、设计题（15分）
某计算机有下图所示的功能部件，其中M为主存，指令和数据均存放在其中，MDR为主存数据寄存器，MAR为主存地址寄存器，R0～R3为通用寄存器，IR为指令寄存器，PC为程序计数器（具有自动加1功能），C、D为暂存寄存器，ALU为算术逻辑单元，移位器可左移、右移、直通传送。
⑴将所有功能部件连接起来，组成完整的数据通路，并用单向或双向箭头表示信息传送方向。
⑵画出“ADDR1，（R2）”指令周期流程图。
该指令的含义是将R1中的数与（R2）指示的主存单元中的数相加，相加的结果直通传送至R1中。
⑶若另外增加一个指令存贮器，修改数据通路，画出⑵的指令周期流程图。
（1）
M->
MDR->
IR,PC+1
（2）
测试
R1->
MDR
M->
MDR>
-C
R2->
M->
D
C+D->
R1
PC->
MAR
七、分析计算题（12分）
如果一条指令的执行过程分为取指令、指令译码、指令执行三个子过程，每个子过程时间都为100ns。
⑴请分别画出指令顺序执行和流水执行方式的时空图。
⑵计算两种情况下执行n=1000条指令所需的时间。
⑶流水方式比顺序方式执行指令的速度提高了几倍？
P170
（1）
本科生期末试卷
（二）
诺依曼机工作的基本方式的特点是（B
多指令流单数据流
B
按地址访问并顺序执行指令
堆栈操作
存贮器按内容选择地址
在机器数（
BC）中，零的表示形式是唯一的。
原码
补码
移码
反码
在定点二进制运算器中，减法运算一般通过（
D）来实现。
原码运算的二进制减法器
补码运算的二进制减法器
原码运算的十进制加法器
补码运算的二进制加法器
某计算机字长32位，其存储容量为256MB，若按单字编址，它的寻址范围是（
0—64MB
0—32MB
0—32M
0—64M
主存贮器和CPU之间增加cache的目的是（
解决CPU和主存之间的速度匹配问题
扩大主存贮器容量
扩大CPU中通用寄存器的数量
既扩大主存贮器容量，又扩大CPU中通用寄存器的数量
单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用（
C）。
堆栈寻址方式
立即寻址方式
隐含寻址方式
间接寻址方式
同步控制是（
C）。
只适用于CPU控制的方式
只适用于外围设备控制的方式
由统一时序信号控制的方式
所有指令执行时间都相同的方式
描述PCI总线中基本概念不正确的句子是（
CD）。
PCI总线是一个与处理器无关的高速外围设备
PCI总线的基本传输机制是猝发式传送
PCI设备一定是主设备
系统中只允许有一条PCI总线
CRT的分辨率为1024×
1024像素，像素的颜色数为256，则刷新存储器的容量为（B
512KB
1MB
256KB
2MB
256=2的8次方，8位=1B，1024*1024*1B=1MB
为了便于实现多级中断，保存现场信息最有效的办法是采用（B
通用寄存器
堆栈
存储器
外存
特权指令是由（
C）执行的机器指令。
中断程序
B用户程序
操作系统核心序
DI/O程序
虚拟存储技术主要解决存储器的（
B）问题。
速度
扩大存储容量
成本
前三者兼顾
引入多道程序的目的在于（
充分利用CPU，减少等待CPU时间
提高实时响应速度
有利于代码共享，减少主辅存信息交换量
充分利用存储器
64位双核安腾处理机采用了（
A）技术。
流水
时间并行
资源重复
流水+资源重复
在安腾处理机中，控制推测技术主要用于解决（
中断服务
与取数指令有关的控制相关
与转移指令有关的控制相关
与存数指令有关的控制相关
在计算机术语中，将ALU控制器和（内
）存储器合在一起称为（
主机）。
数的真值变成机器码可采用原码表示法，反码表示法，（补码）表示法，（
移码）表示法。
广泛使用的（
SRAM）和（DRAM
）都是半导体随机读写存储器。
前者的速度比后者快，但集成度不如后者高。
反映主存速度指标的三个术语是存取时间、（存储器带宽
）和（存储周期
形成指令地址的方法称为指令寻址，通常是（
顺序）寻址，遇到转移指令时（
跳跃）寻址。
CPU从（
内存）取出一条指令并执行这条指令的时间和称为（
指令周期）。
RISC指令系统的最大特点是：
只有（取数
）指令和（存数
）指令访问存储器，其余指令的操作均在寄存器之间进行。
微型机的标准总线，从带宽132MB/S的32位（字长
）总线发展到64位的（指令
）总线。
IA-32表示（
Intel）公司的（
32）位处理机体系结构。
安腾体系机构采用显示并行指令计算技术，在指令中设计了（
属性）字段，用以指明哪些指令可以（并行
）执行。
简述64位安腾处理机的体系结构主要特点。
1显式并行指令计算技术2
超长指令字技术
3
分支推断技术
4
推测技术
5
软件流水技术
6
寄存器堆栈技术
画出分布式仲裁器的逻辑示意图。
已知x=-0.01111，y=+0.11001,求：
①
[x]补，[-x]补，[y]补，[-y]补；
②
x+y,x-y,判断加减运算是否溢出。
五、分析题（12分）
参见图1，这是一个二维中断系统，请问：
在中断情况下，CPU和设备的优先级如何考虑？
请按降序排列各设备的中断优先级。
若CPU现执行设备C的中断服务程序，IM2，IM1，IM0的状态是什么？
如果CPU执行设备H的中断服务程序，IM2，IM1，IM0的状态又是什么？
③
每一级的IM能否对某个优先级的个别设备单独进行屏蔽？
如果不能，采取什么方法可达到目的？
④
若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？
解：
（1）在中断情况下，CPU的优先级最低。
各设备优先级次序是：
A-B-C-D-E-F-G-H-I-CPU
（2）执行设备B的中断服务程序时IM0IM1IM2=111；
执行设备D的中断服务程序时IM0IM1IM2=011。
（3）每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。
可将接口中的BI（中断允许）标志清“0”，它禁止设备发出中断请求。
（4）要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令IM3=0即可。
图2所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W#信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。
另外，线上标注有小圈表示有控制信号，例中yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制。
①
“ADD R2,R0”指令完成（R0）+（R2）→R0的功能操作，画出其指令周期流程图，假设该指令的地址已放入PC中。
并在流程图每一个CPU周期右边列出相应的微操作控制信号序列。
②
若将（取指周期）缩短为一个CPU周期，请先画出修改数据通路，然后画出指令周期流程图。
七、分析题（12分）
设有k=4段指令流水线，它们是取指令、译码、执行、存结果，各流水段持续时间均为Δt。
①连续输入n=8条指令，请画出指令流水线时空图。
②推导流水线实际吞吐率的公式P，它定义为单位时间中输出的指令数。
③推导流水线的加速比公式S，它定义为顺序执行几条指令所用的时间与流水执行几条指令所用的时间之比。
本科生期末试卷（三）
下列数中最小的数是（
（101001）2
（52）8
（101001）BCD
（233）16
某DRAM芯片，其存储容量为512×
8位，该芯片的地址线和数据线的数目是（
8，512
512，8
18，8
D
19，8
512=2的9次方，K=2的10次方，题目中有错误，应该是512K*8位
在下面描述的汇编语言基本概念中，不正确的表述是（
D）。
对程序员的训练要求来说，需要硬件知识
汇编语言对机器的依赖性高
用汇编语言编写程序的难度比高级语言小
汇编语言编写的程序执行速度比高级语言慢
交叉存储器实质上是一种多模块存储器，它用（
A）方式执行多个独立的读写操作。
顺序
资源共享
寄存器间接寻址方式中，操作数在（
B）。
主存单元
堆栈
机器指令与微指令之间的关系是（
用若干条微指令实现一条机器指令
用若干条机器指令实现一条微指令
用一条微指令实现一条机器指令
用一条机器指令实现一条微指令
描述多媒体CPU基本概念中，不正确的是（CD
多媒体CPU是带有MMX技术的处理器
MMX是一种多媒体扩展结构
MMX指令集是一种多指令流多数据流的并行处理指令
多媒体CPU是以超标量结构为基础的CISC机器
在集中式总线仲裁中，（
A）方式对电路故障最敏感。
菊花链
计数器定时查询
流水线中造成控制相关的原因是执行（D
）指令而引起。
条件转移
访内
算逻
无条件转移
PCI总线是一个高带宽且与处理器无关的标准总线。
下面描述中不正确的是（
B）。
采用同步定时协议
采用分布式仲裁策略
C
具有自动配置能力
适合于低成本的小系统
下面陈述中，不属于外围设备三个基本组成部分的是（D
存储介质
驱动装置
控制电路
计数器
中断处理过程中，（B
）项是由硬件完成。
关中断
开中断
保存CPU现场
恢复CPU现场
IEEE1394是一种高速串行I/O标准接口。
以下选项中，（
D）项不属于IEEE1394的协议集。
业务层
链路层
物理层
串行总线管理
下面陈述中，（
A）项属于存储管理部件MMU的职能。
分区式存储管理
交换技术
分页技术
64位的安腾处理机设置了四类执行单元。
下面陈述中，（
D）项不属于安腾的执行单元。
浮点执行单元
存储器执行单元
转移执行单元
定点执行单元
定点32位字长的字，采用2的补码形式表示时，一个字所能表示的整数范围是（-2的32次方到2的32次方-1
）。
IEEE754标准规定的64位浮点数格式中，符号位为1位，阶码为11位，尾数为52位，则它能表示的最大规格化正数为（1+（1-2的-52次方））*2的1023次方
浮点加、减法运算的步骤是（
0操作数处理）、（比较阶码大小并完成对阶
）、（尾数求和运算
）、（
结果规格化）、（
舍入处理）。
某计算机字长32位，其存储容量为64MB，若按字编址，它的存储系统的地址线至少需要（
24）条。
一个组相联映射的Cache，有128块，每组4块，主存共有16384块，每块64个字，则主存地址共（
20）位，其中主存字块标记应为（9）位，组地址应为（
5）位，Cache地址共（
13）位。
先将Cache分组，组数=128/4=32。
故Cache组地址占5位，块内地址占6位，块地址占两位。
故Cache地址共5+6+2=13位。
主存=16384*64=2^20字；
故按字编制，主存地址为（20）位，由于采用的是第一种组相连映射，即组相连映射关系为：
i=jmodQ（i为Cache组号，j为主存块号，Q为Cache组数）。
故组地址为（5位）。
（如果按字节编址，块内地址位数增1，Cache地址位数增1，主存位数也增1）
如果采用第二种全相连映射方法，则先将主存按照Cache大小分区，共128个区，故区号占7位，再将每个区分组，每个区内的组数和Cache的组数相等（32组）故组地址占5位，每组有4个块，故块地址为2位，块内地址同第一种全相连映射方法中块内地址长度相同，主存地址=区号+组号+组内块号+块内地址。
故按字编址，主存地址=7+5+2+6=20（位）（按字节编址时块内地址为6位，故主存地址为21位）。
Cache地址=组号+组内块号+块内地址=5+2+6=13位（按字节编址时为14位）主存有16384*64=2的20次方，20-6-5=9（主存字块标记=主存地址-块内地址-组地址）
某中断系统中，每抽取一个输入数据就要中断CPU一次，中断处理程序接收取样的数据，并将其保存到主存缓冲区内。
该中断处理需要X秒。
另一方面，缓冲区内每存储N个数据，主程序就将其取出进行处理，这种处理需要Y秒，因此该系统可以跟踪到每秒（N/（NX+Y）
）次中断请求。
中断次数/处理该次数的中断所需的时间
依题意：
中断N次，所需要的总处理时间=N*X（中断处理时间）+Y（缓冲处理时间）
故答案为A
8
在计算机系统中，多个系统部件之间信息传送的公共通路称为（
总线）。
就其所传送信息的性质而言，在公共通路上传送的信息包括（数据信息
地址信息）、（
控制信息）。
在虚存系统中，通常采用页表保护、段表保护和键保护方法实现（
存储区域）保护。
安腾体系结构采用推测技术，利用（
控制）推测方法和（
数据）推测方法提高指令执行的并行度。
列表比较CISC处理机和RISC处理机的特点。
简要列出64位的安腾处理机体系结构的主要特点。
1显式并行指令计算技术。
2
四、计算题（12分）
有两个浮点数N1=2j1×
S1,N2=2j2×
S2，其中阶码用4位移码、尾数用8位原码表示（含1位符号位）。
设j1=（11）2,S1=（+0.0110011）2,j2=（-10）2,S2=（+0.1101101）2，求N1+N2，写出运算步骤及结果。
解
（1）浮点乘法规则：
N1×
N2=（2j1×
S1）×
（2j2×
S2）=2（j1+j2）×
（S1×
S2）
（2）码求和：
j
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