IC设计流程Word格式.docx

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4,接下来就是做DRC,ERC,LVS了,如果没有什么问题的话，就tapeoutGDSII格式的文件

送制版厂做掩膜板，制作完毕上流水线流片，然后就看是不是work了

做DRC,ERC,LVSAvanti的是Hercules,Venus,其它公司的你们补充好了

btw:

后仿真之前的输出文件忘记说了，应该是带有完整的延时信息的设计文件如：

*.VHO,*.sdf

RTL->

SIM->

DC->

SIM-->

PT-->

DC---ASTRO--->

PT----DRC,LVS--->

TAPEOUT

1。

PT后一般也要做动态仿真，原因：

异步路径PT是做不了的

2。

综合后加一个形式验证，验证综合前后网表与RTL的一致性

3。

布版完成后一般都会有ECO，目的手工修改小的错误

SPEC->

ARCHITECTURE->

SPEC：

specification，在进行IC设计之前，首先需要对本IC的功能有一个基本的定义。

ARCHITECTURE：

IC的系统架构，包括算法的设计，算法到电路的具体映射，电路的具体实现方法，如总线结构、流水方式等。

在IC前端的设计中，ARCHITECTURE才是精华，其他的大部分都是EDA工具的使用，技术含量不高。

dv,designverification,验证和前端、后端并列。

DFT,designfortest.前后端合作，并与tapeout后测试合作。

ir-drop.后端和验证合作。

SI,后端。

low-powerdesign,前后端合作.

《ic设计流程与使用工具介绍》

我认为IC设计流程按照功能和应用场合不同大致可以划分为三个部分进行介绍，分别是数字IC、模拟IC和FPGA。

这三者之间既有相同点又有相异点。

在进行设计时，所使用的软件工具也有相同和不同的。

1、数字Asic设计流程前端到后端使用工具

通用型数字Asic（从上到下）

在验证算法时一般使用C语言或者verilog来对系统算法进行建模，使用行为级描述来对算法功能的正确与否进行仿真。

一般比较常用的方法是使用C语言在Matlab软件环境下进行算法验证。

算法验证完成之后，需要进行的工作就是将算法转化为对应的行为级或者寄存器传输级描述，并且对其进行功能仿真验证。

在该阶段可以使用的工具有很多，常用的有Active—HDL、Mentor的Modelsim系列软件和QuestaSim系列（前者使用三个核进行仿真，后者使用一个核，因此后者可以对不同语言环境下的描述进行混合仿真）。

完成功能仿真之后需要进行的工作就是根据foundry提供的标准数字单元工艺库，对前面得到的表述一定功能的代码进行综合，得到代码对应的由标准单元库中的门电路组成的实际电路映射。

在综合的过程中，要根据设计规范来制定各种约束以使综合得到的电路映射能够满足设计的要求，同时也要注意综合报告中所给出的违反约束的各个信息，并且利用这些信息来修改代码或者算法。

在综合的过程中使用的工具最主要是Synopsys的DC和PC。

做完综合之后，利用综合得到的实际电路映射、时序约束与foundry提供的与版图有关的工艺库就可以进行自动布局布线的操做了。

此时常用的软件有Synopsys的ASTRO和Cadence的Se工具。

自动布局布线完成后就可以根据产生的版图文件信息提取寄生参数来进行包含寄生参数与互联延迟的后仿真了。

一般常用的寄生参数提取工具有AVANTI的STAR-RC和Cadence的DRECULA或Diva，两者都需要将自动布局布线得到的版图和工艺库文件导入软件中进行寄生参数提取。

Cadence的软件还可以通过导入版图，来对自动布局布线得到的版图中不满意的地方进行修补。

寄生参数提取结束后将得到的寄生参数信息与自动布局布线得到的网表导入PT进行包含寄生参数的时序参数提取，然后利用所提取的时序参数在底层网表中反标进行后仿真，观察后仿真的时序是否满足设计规范的要求。

如果满足则设计基本完成，不满足还需要进行迭代修改。

产生反标需要的时序文件的软件是PT，而将时序反标文件反标回综合后的网表并且进行后仿真的软件比较多，比如Modelsim和Nclaunch（NC主要针对大型系统，而Modelsim则主要是针对小的设计，因为前者的工作平台是工作站后者是PC）。

全定制数字Asic或者混合信号ASIC（从下到上与从上到下结合）

当需要制作全定制的数字芯片时，传统的从上到下的设计流程就不完全奏效了。

其中最大的不同就是全定制芯片为了实现更小的体积与功耗，更高的集成度将可能不采用厂家提供的标准数字单元库而是通过与foundry沟通自己设计满足自己需要的工艺库。

比如Xilinx的FPGA芯片的设计采用的就是全定制的设计方法。

对于全定制设计而言，也需要采用算法验证、功能描述与仿真验证、综合、寄生参数提取与后仿真的过程，但是相对通用型Asic的设计而言，在做后仿真时全定制可以使用模拟仿真的方法进行后仿真而不需要进行时序反标的过程，因为在设计全定制Asic时使用的不是foundry提供的标准数字工艺库而是根据设计需要自己设计的数字工艺库。

因此对于全定制的Asic设计而言，它的后仿真需要采用foundry提供的标准模拟库，由于不使用时序的反标而采用模拟仿真的方法后仿真得到最终版图对应信息，因此耗时可能比设计通用型的Asic更长。

全定制设计流程的使用软件有，算法验证与功能仿真的软件同通用型使用的基本相同。

但是在综合这一步就不太一样了，对于全定制的设计而言一般在设计时采用Cadence的软件比较多，因为全定制设计更象模拟电路设计。

在综合这一步之前先要根据设计规范对每个模块进行时序与功耗的分配，并且最好能够细化到每个门级电路。

然后根据要求来构建设计所需要的设计者需要的单元库。

因为全定制的ic综合这一步更象是利用设计者自己定义的库来搭积木的过程，人为的控制因素与经验也更加重要，在这里良好的布局可以使搭出的电路效率更高。

在这里可以先使用cadence的版图与电路图输入工具Virtuoso来根据设计规范的要求构建建立在单管基础上的基本单元库，然后再根据已经验证的算法和功能描述，利用所构建的基本单元库来得到整个芯片的电路图布局结构，最后根据芯片内各个信号的关系来进行电路布线的操作。

以上的操作都可以在Cadence的IC5.1集成设计环境下的Virtuoso中完成，当完成布局布线后全定制Asic的版图基本就确定了，然后根据基于基本单元库所对应版图的全芯片电路来搭建全芯片电路对应的全芯片版图。

此时可以利用Cadence的Diva或者Drucla工具进行DRC、ERC、LVS检查，并且可以根据版图利用上述工具进行参数提取。

然后将提取得到的参数与搭建全芯片时所得到的全芯片网表或者全芯片电路进行后仿真。

如果在后仿真时不想使用Cadence或者系统太大仿真不了时，可以使用Hsim进行仿真。

Hsim在使用时需要根据版图提取寄生参数和全芯片电路基于基本单元库的网表。

（还有不详细的地方，回来需要具体再阐述下）。

在进行通用型数字Asic设计时需要注意代码的风格，因为代码风格的好坏直接影响到综合软件的效果，风格规范的代码可以得到性能更高的芯片电路。

另外，在写代码时还要注意尽量使用可综合的代码和能够避免系统出现毛刺与亚稳态的电路描述方法。

在进行全定制数字Asic设计时一定要注意单元库的建立，在建立时除了满足基本的逻辑功能外还要注意宽长比与所构造单元的功耗和延迟之间的关系，最好能够建立基于verilog和电路图等多种不同表达方式的电路结构。

这样便于后面的进一步分析与仿真。

另外，在全定制数字IC设计中经常会把数字电路当成模拟电路来分析功耗与延迟，所以可以使用模数混合的方法来对所设计的基于自建单元库的电路进行仿真，从而可以相对全电路模拟仿真大幅度提高仿真的速度，相对全电路数字仿真得到更精确的延时信息。

不过对于功耗的仿真还是只能使用全电路的模拟仿真。

最为重要的一点是通用型数字IC的版图布局可以利用软件实现自动化，而全定制则更多的依靠有经验的版图设计师来实现。

以上是数字IC部分的，一点个人的看法与大家共同研究，欢迎各位达人指出错误与不足的地方！

！

IC设计流程（转自USTC）

2，实现方法；

IC从生产目的上可以分成为通用IC（如CPU，DRAM，接口芯片等）和ASIC（ApplicationSpecificIntegretedCircuit）两种，ASIC是因应专门用途而生产的IC。

从结构可以分成数字IC，模拟IC，数模混合IC三种，而SOC（systemonchip）则成为发展的方向。

从实现方式上讲可以分为三种。

基于晶体管级，所有器件和互连版图都采用人工的称为全定制（full-custom）设计，这种方法比较适合于大批量生产的，要求集成度高、速度快、面积小、功耗低的通用型IC或是ASIC。

基于门阵（Gate-Array）和标准单元（Standard-Cell）的半定制设计（Semi-custom）由于其成本低、周期短、芯片利用率低而适合于批量小、要求推出速度快的芯片。

基于IC生产厂家已经封装好的PLD（ProgrammableLogicalDesign）芯片的设计，因为其易用性、“可重写性”受到对集成电路工艺不太了解的系统集成用户的欢迎。

他的最大特点就是只须懂得硬件描述语言就可以使用特殊EDA工具“写入”芯片功能。

但PLD集成度低、速度慢、芯片利用率低的缺点使他只适合新产品的试制和小批量生产。

近年来PLD中发展最活跃的当属FPGA（FieldProgrammableGateArray）器件.

从采用的工艺可以分成双极型（bipolar），MOS和其他的特殊工艺。

硅（Si）基半导体工艺中的双极型器件由于功耗大、集成度相对低，在近年随亚微米深亚微米工艺的的迅速发展，在速度上对MOS管已不具优势，因而很快被集成度高，功耗低、抗干扰能力强的MOS管所替代。

MOS又可分为NMOS、PMOS和CMOS三种；

其中CMOS工艺发展已经十分成熟，占据IC市场的绝大部分份额。

AsGa器件因为其在高频领域（可以在0.35um下很轻松作到10GHz）如微波IC中的广泛应用，其特殊的工艺也得到了深入研究。

而应用于视频采集领域的CCD传感器虽然也使用IC一样的平面工艺，但其实现和标准半导体工艺有很大不同。

从设计方法可以分成自顶而下（top-down）和自底而上两种方法。

top-down的设计方法

在IC开发中,根据不同的项目要求，根据项目经费和可供利用的EDA工具和人力资源，根据代工厂的工艺实际，采用不同的实现方法是很重要的决策. 

（5）技术创新和紧跟潮流是IC公司良性循环的根本保证；

（需要讲吗？

）

3，IC设计中所使用的EDA工具；

俗话说“公欲善其事，必先利其器”。

IC设计中EDA工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。

IC设计向来就是EDA工具和人脑的结合。

随着IC不断向高集成度、高速度、低功耗、高性能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。

IC设计的EDA工具真正起步于80年代，1983年诞生了第一台工作站平台apollo;

20年的发展,从硬件描述语言（或是图形输入工具）到逻辑仿真工具（LOGICSIMULICATION），从逻辑综合（logicsynthesis）到自动布局布线（autoplane&

route）系统；

从物理规则检测（DRC&

ERC）和参数提取（LVS）到芯片的最终测试；

现代EDA工具几乎涵盖了IC设计的方方面面。

提到IC设计的EDA工具就不能不说cadence公司，随着compass的倒闭，它成为这个行业名副其实的“老大”cadence提供了ICdesign中所涉及的几乎所有工具；

但它的工具和它的名气一样的值钱！

现代IC技术的迅猛发展在EDA软件厂家中掀起并购、重组热潮。

除CADENCE公司以外，比较有名的公司包括mentor,avanti,synopsys和INVOEDA；

mentor和cadence一样是一个在设计的各个层次都有开发工具的公司，而AVANTI因其模拟仿真工具HSPICE出名，SYNOPSYS则因为逻辑综合方面的成就而为市场认可。

下面我们根据设计的不同阶段和层次来谈谈这些工具；

（1）输入工具（designinput）：

对自顶而下的（TOP-DOWN）设计方法，往往首先使用VHDL或是VERILOGHDL来完成器件的功能描述，代表性的语言输入工具有SUMMIT公司的VISUALHDL和MENTOR公司的RENIOR等。

虽然很多的厂家（多为FPGA厂商）都提供自己专用的硬件描述语言输入，如ALTRA公司的AHDL，但所有的公司都提供了对作为IEEE标准的VHDL，VERILOGHDL的支持。

对自下而上的设计，一般从晶体管或基本门的图形输入开始，这样的工具代表性的有cadence公司的composer;

viewlogic公司的viewdraw等，均可根据不同的厂家库而生成和输入晶体管或门电路相对应的模拟网表。

（2）电路仿真软件（circuitsimulation）：

（分为数字和模拟两大类）。

电路仿真工具的关键在于对晶体管物理模型的建立，最切和实际工艺中晶体管物理特性的模型必然得到和实际电路更符合的工作波形，随IC集成度的日益提高，线宽的日趋缩小，晶体管的模型也日趋复杂。

任何的电路仿真都是基于一定的厂家库，在这些库文件中制造厂为设计者提供了相应的工艺参数；

如TSMC0.18umCuCMOS工艺的相关参数高达300个之多；

可以用于数字仿真的工具有很多，先期逻辑仿真的目的只是为了验证功能描述是否正确。

对于使用verilogHDL生成的网表，cadence公司的verilog-XL是基于UNIX工作站最负盛名的仿真工具；

而近年随PC工作站的出现，viewlogic的VCS和mentor公司的modelsim因其易用性而迅速崛起并成为基于廉价PC工作站的数字仿真工具的后起之秀；

对于VHDL网表仿真，cadence公司提供LEAFROG；

SYNOPSYS公司有VSS，而mentor公司基于PC的MODELSIM则愈来愈受到新手们的欢迎。

PSPICE最早产生于Berkley大学，经历数十年的发展，随晶体管线宽的不断缩小，PSPICE也引入了更多的参数和更复杂的晶体管模型。

使的他在亚微米和深亚微米工艺的今天依旧是模拟电路仿真的主要工具之一。

AVANTI是IC设计自动化软件的“英雄少年”，它的HSPICE因其在亚微米和深亚微米工艺中的出色表现而在近年得到了广泛的应用。

cadence公司的spectre也是模拟仿真软件，但应用远不及PSPICE和HSPICE广泛；

对于特殊工艺设计而言，由于它们使用的不是Si基bipolar或CMOS工艺，因而也有不同的设计方法和仿真软件；

例如基于AsGa工艺的微波器件所使用的工具，较著名的有HP的eesoft等；

（3）综合工具（synthesistools）：

用于FPGA和CPLD的综合工具包括有cadence的synplify;

synopsys公司的FPGAexpress和FPGAcompiler;

mentor公司的leonardospectrum；

一般而言不同的FPGA厂商提供了适用于自己的FPGA电路的专用仿真综合工具，比如altera公司的MAXPLUS2仅仅适用它自己的MAX系列芯片；

而foundation则为XILINX器件量身定做……

最早的IC综合工具应该是cadence的buildgates;

而Cadence最新版本的EnvisiaAmbit（R）则在99年在ASICinternational公司成功用于240万门的设计。

使用较广泛的还有synopsys的designcompiler和behavialcompiler;

基于不同的库，逻辑综合工具可以将设计思想转化成对应一定工艺手段的门级电路；

将初级仿真中所没有考虑的门沿（gatesdelay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。

最终仿真结果生成的网表称为物理网表。

（4）layout工具和自动布局布线（autoplane&

route）工具 

cadence的designframework是常用的基于UNIX工作站的全定制设计的布局布线软件，和siliconensemble，Envisiaplace&

routeDSM;

（cadence的版图输入工具Virtuoso）

（5）物理验证（physicalvalidate）和参数提取（LVS）工具依然可以分成为ASIC和FPGA两大类。

ASIC设计中最有名、功能最强大的是cadence的DRECULA，可以一次完成版图从DRC（设计规则检查），ERC（电气特性检查）到LVS（寄生参数提取）的工序；

DIVA作为其相对较弱的软件多提供给教学用途；

AVANTI的STAR-RC也是用于物理验证的强力工具，而hercules则是其LVS的排头兵。

如同综合工具一样，FPGA厂商的物理验证和参数提取多采用专门的软件、并和其仿真综合工具集成在一起。

ALTERA的MAXPLUS2和XILINX的FOUNDATION是这样的典型；

（6）由于VLSI尤其是ULSI电路的预投片费用都相当的高（如TSMC0.25umCMOS工艺一次预投片的费用为100万美圆，而0.18umCuCMOS3.3V工艺的一次预投竟高达300万美圆）。

因而对ASIC芯片，要求芯片设计尽量正确。

最好完全消灭错误；

解决功耗分析；

生成用于芯片测试目的的特殊测试电路；

因应这一要求，也产生了一些特殊的EDA工具，以完成诸如poweranalysis、故障覆盖率分析、测试矢量生成等目的。

现代VLSI特别是ULSIIC的迅速发展，正是依靠EDA工具在亚微米和深亚微米技术上的进步及其对应工艺水平的提高。

应该说没有EDA工具就没有IC；

ThisentrywaspostedonTuesday,April25th,2006at6:

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IC设计流程之实现篇——全定制设计

要谈IC设计的流程，首先得搞清楚IC和IC设计的分类。

集成电路芯片从用途上可以分为两大类：

通用IC（如CPU、DRAM/SRAM、接口芯片等）和专用IC（ASIC）（ApplicationSpecificIntegratedCircuit），ASIC是特定用途的IC。

从结构上可以分为数字IC、模拟IC和数模混合IC三种，而SOC（SystemOnChip，从属于数模混合IC）则会成为IC设计的主流。

从实现方法上IC设计又可以分为三种，全定制（fullcustom）、半定制（Semi-custom）和基于可编程器件的IC设计。

全定制设计方法是指基于晶体管级，所有器件和互连版图都用手工生成的设计方法，这种方法比较适合大批量生产、要求集成度高、速度快、面积小、功耗低的通用IC或ASIC。

基于门阵列（gate-array）和标准单元（standard-cell）的半定制设计由于其成本低、周期短、芯片利用率低而适合于小批量、速度快的芯片。

最后一种IC设计方向，则是基于PLD或FPGA器件的IC设计模式，是一种“快速原型设计”，因其易用性和可编程性受到对IC制造工艺不甚熟悉的系统集成用户的欢迎，最大的特点就是只需懂得硬件描述语言就可以使用EDA工具写入芯片功能。

MOSFET工艺又可分为NMOS、PMOS和CMOS三种；

GaAs器件因为其在高频领域（可以在0.35um下很轻松作到10GHz）如微波IC中的广泛应用，其特殊的工艺也得到了深入研究。

在IC开发中，常常会根据项目的要求（Specifications）、经费和EDA工具以及人力资源、并考虑代工厂的工艺实际，采用不同的实现方法。

其实IC设计这个领域博大精深，所涉及的知识工具领域很广，本系列博文围绕EDA工具展开，以实现方法的不同为主线，来介绍这三种不同的设计方法：

全定制、半定制和基于FPGA的IC设计，这三种方法在EDA工具和流程上都有各自鲜明的特色，通过介绍这三种IC设计方法可以让大家对IC设计有个清晰的思路，也顺便介绍了其中涉及到的大多数EDA工具，并且避免了读者陷入IC领域的某些细节中而不能一窥全貌之嫌。

其实，无论是IC和ASIC，还是I/O芯片、CPU芯片在EDA工具上的区别都不明显，并且涉及某些应用领域的特定的知识，需要读者具备一定的背景知识，不适合用来作为介绍IC的设计流程的入门级题材。

全定制IC设计方法，是按照规定的功能与性能要求，先设计出满足功能的电路，然后对电路的布局与布线进行专门的优化设计，以达到芯片的最佳性能。

全定制IC设计的主要EDA工具有Cadence的Virtuoso、Synopsys的CustomDesigner（CD）等，这两款工具实际上提供一个集成设计环境，在这个环境里用户可以方便地配置和利用各家EDA的工具来完成各个设计阶段的任务。

首先来看一看它的设计基本流程（如下图）。

图1

1.定义设计规格（DesignS