基于QuartusII以及74ls192为核心的简易数字时钟设计Word格式.docx

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QuartusIIEDAFPGA数字钟74ls192

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Keywords:

QuartusIIEDAFPGA74LS192digitalclock

1.设计要求……………………………………………1

2.工作原理……………………………………………1

3.各模块设计的说明…………………………………2

4．实物效果……………………………………………7

5、总结………………………………………………11

一、设计要求

1.设计一个数字计时器，可以完成00:

00:

00到23:

59:

59的计时功能，并在控制电路的作用下具有保持、调时的基本功能。

2.具体要求如下：

1）能进行正常的时、分、秒计时功能，最大计时显示23小时59分59秒。

2）分别由7个数码管显示，前面6个进行时分秒的计时显示，最后一个。

进行星期的显示；

并且使用两个4位一体为数码管和7个独立数码管一起显示；

3）点动开关Key1对星期进行加计数

4）点动开关Key2对时进行加计数

5）点动开关key3对分进行加计数

6）点动开关Key4对秒进行加计数

7）星期显示：

星期显示功能是在数字钟界面显示星期，到计时到24小时时，星期上显示的数据进一位。

8）保持电路:

停止计时并保持显示时间不变。

二、工作原理

数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按由按键电路组成。

其中，脉冲发生电路将实验开发板的50Mhz的频率分成电路所需要的频率来使用；

计时电路将与静、动态显示电路相连，将时间与星期显示在七段数码管上，保持电路作用时，系统停止计时并保持时间不变。

其原理框图如图所示：

三、各模块设计的说明

1．分频模块

我实现分频的方法是采用多个74ls192对50MHz的平率进行计数，由于74ls192每计十个脉冲从进位输出一个脉冲，下一个74ls192计上一个74ls192进位端输出一的个脉开始计，相当于下一个74ls192计了100个脉冲才输出一个脉冲，下一个计1000次才输出一个脉冲，考虑到占空比，我特意做了一个仿真测试：

对下图，1、2输出端进行时序仿真，一定是时序仿真！

若用功能仿真清零端没延时，则输出总会被清零！

下面进行仿真

为了使其输出不衰减，抗干扰能力强让其和vcc相与在输出，后面的如法炮制，进行分频，

由于时序延时我最终的1s脉冲是通过多次示波器仿真得到的：

下图是从

50MHz分出1s的设计图：

并将左图生成顶层宏模块。

2、计时和译码模块

我采用74ls192十进制计数器和742484-7线译码器和实现计时和译码

连接方法如图所示

74ls192十进制计数器的功能强大可从0—9任意数开始计到任意数并输出相应值：

，

十进制接法

六十进制接法

如法炮制做时分秒和星期如下图所示

3.动态数码管驱动电路设计

我用74ls192的每1s计数一次的功能当数据选择器用来实现对4位一体数码管的使能端进行控制，方法同任意计数时反馈到清零端时一样，这里只不过反馈到4位一体数码管的使能端罢了，还用与门将该反馈叠加到译码器的输出端控制是哪个译码器输出，设计如下图所示：

整个设计际图：

简单剖析：

四．实物效果

效果演示图：

当前时间为14点28分0秒星期4

4

FPGA开发板芯片为EP2C5T144C8N，在淘宝上可以买到

静态7个led数码管

动态显示led数码管

将开发板和芯片连线

点动开关部分

五、总结：

我们要适应软件QuartusⅡ软件和对应FPGA开发板用途；

我们也需要掌握数字逻辑电路的知识测试的新的方面对上面设计过程进行总结：

1、实验中对每一个细节部分都要全面思考，要对特殊情况进行处理；

2、数字电路的理论分析要结合时序图；

3、对于数字系统，要考虑同步、异步问题；

4、遇到问题，要顺藤摸瓜，分析清楚，不可胡乱改动，每做一次改变都要有充分的理由；

尽管很多同学朋友所做的相同内容，但所用的方法是不一样的。

最简单的方法是要通过打量修改的，比如我分频器就用示波器调了一个通宵，除了学好理论知识，实际操作能力，我们还需要有毅力去做项目！

对于本次设计，我很有体会；

最后感谢支持我的家人和朋友以及杨守良院长的引导！