电子工程师面试题库.docx
《电子工程师面试题库.docx》由会员分享，可在线阅读，更多相关《电子工程师面试题库.docx（29页珍藏版）》请在冰点文库上搜索。
电子工程师面试题库
部份电子工程师面试题
模拟、模拟电路（AnalogCircuit）：
处置模拟信号的电子电路模拟信号：
时刻和幅度都持续的信号（持续的含义是在某以取值范围那能够取无穷多个数值）。
数字、数字信号指幅度的取值是离散的，幅值表示被限制在有限个数值之内。
二进制码确实是一种数字信号。
二进制码受噪声的阻碍小，易于有数字电路进行处置，因此取得了普遍的应用。
CMOS（ComplementaryMetalOxideSemiconductor），互补金属氧化物半导体，电压操纵的一种放大器件。
是组成CMOS数字集成电路的大体单元。
MCU（MicroControllerUnit）中文名称为微操纵单元，又称单片微型运算机（SingleChipMicrocomputer）或单片机，是指随着大规模集成电路的显现及其进展，将运算机的CPU、RAM、ROM、按时数器和多种I/O接口集成在一片芯片上，形成芯片级的运算机，为不同的应用处合做不同组合操纵。
RISC（reducedinstructionsetcomputer，精简指令集运算机）是一种执行较少类型运算机指令的微处置器，起源于80年代的MIPS主机（即RISC机），RISC机中采纳的微处置器统称RISC处置器。
如此一来，它能够以更快的速度执行操作（每秒执行更多百万条指令，即MIPS）。
因为运算机执行每一个指令类型都需要额外的晶体管和电路元件，运算机指令集越大就会使微处置器更复杂，执行操作也会更慢。
CISC、DSP、ASIC、FPGA
ASIC:
专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
依照一个用户的特定要求，能以低研制本钱，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC（ApplicationSpecificIC）相较，它们又具有设计开发周期短、设计制造本钱低、开发工具先进、标准产品无需测试、质量稳固和可实时在线查验等优势
3、基尔霍夫定律的内容是什么？
（仕兰微电子）
基尔霍夫定律（KirchhoffLaw）
基尔霍夫电流定律（KCL）：
对任一集总参数电路中的任一节点，在任一刹时，流出该节点的所有电流的代数和恒为零。
基尔霍夫电压定律（KVL）：
对任一集总参数电路中的任一回路，在任一刹时，沿此回路的各段电压的代数和恒为零。
4、平板电容公式C=εS/4πkd
五、三极管曲线特性。
（未知）
六、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）
反馈是将放大器输出信号（电压或电流）的一部份或全数,回授到放大器输入端与输入信号进行比较（相加或相减）,并用比较所得的有效输入信号去操纵输出,这确实是放大器的反馈进程.凡是回授到放大器输入端
的反馈信号起增强输入原输入信号的,使输入信号增加的称正反馈.反之则反.按其电路结构又分为:
电流反馈电路和电压反馈电路.正反馈电路多应用在电子振荡电路上,而负反馈电路则多应用在各类高低频放大电路上.因应用较广,因此咱们在那个地址就负反馈电路加以论述.负反馈对放大器性能有四种阻碍:
1.负反馈能提高放大器增益的稳固性.（温度稳固性）
2.负反馈能使放大器的通频带展宽.
3.负反馈能减少放大器的失真.
4.负反馈能提高放大器的信噪比.
5.负反馈对放大器的输出输入电阻有阻碍。
7、负反馈种类
电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈
八、放大电路的频率补偿的目的是什么，有哪些方式？
（仕兰微电子）
补偿后的波特图。
（凹凸）
频率补偿是采纳必然的手腕改变集成运放的频率响应，产生相位和频率差的排除。
使反馈系统稳固的要紧方式确实是频率补偿.
经常使用的方法是在大体电路或反馈网络中添加一些元件来改变反馈放大电路的开环频率特性（主若是把高频时最小极点频率与其相近的极点频率的间距拉大）,破坏自激振荡条件,经保证闭环稳固工作,并知足要求的稳固裕度,实际工作中常采纳的方式是在大体放大器中接入由电容或RC元件组成的补偿电路,来消去自激振荡.
九、如何的频率响应算是稳固的，如何改变频响曲线。
（未知）
右半平面无极点，虚轴无二阶以上极点。
10、大体放大电路种类，优缺点，专门是普遍采纳差分结构的缘故。
（未知）
①共射放大电路
具有较高的放大倍数；
输入和输出信号相位相反；
输入电阻不高；
输出电阻取决于Rc的数值。
若要减小输出电阻，需要减小Rc的阻值，这将阻碍电路的放大倍数。
②共集电极电路
电压放大倍数小于1；
输入和输出信号同相；
输入电阻较高，信号源内阻不很低时仍可获取较大输入信号；
输出电阻较小，因此带负载能力较强。
因此，它多用于输入级或输出级。
对由于衬底耦合产生的输入共模噪声有着抑制作用
1一、给出一差分电路，告知其输出电压Y+和Y-,求共模分量和差模分量。
（未知）
1一、画差放的两个输入管。
（凹凸）
1二、画出由运放组成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
（仕兰微电子）
13、用运算放大器组成一个10倍的放大器。
（未知）
14、给出一个简单电路，让你分析输出电压的特性（确实是个积分电路），并求输出端某点的rise/fall时刻。
（Infineon笔试试题）
1五、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压别离为C上电压和R上电压，要求绘制这两种电路输入电压的频谱，判定这两种电路
八、给出一个差分运放，如何相位补偿，并画补为高通滤波器，何为低通滤波器。
当RC<1六、有源滤波器和无源滤波器的原理及区别?
（新太硬件）
17、有一时域信号S=V0sin（2pif0t）+V1cos（2pif1t）+V2sin（2pif3t+90）,当其通太低通、带通、高通滤波器后的信号表示方式。
（未知）
1八、选择电阻时要考虑什么？
（东信笔试题）
1九、在CMOS电路中，要有一个单管作为开关管精准传递模拟低电平，那个单管你会用P管仍是N管，什么缘故？
（仕兰微电子）
20、给出多个mos管组成的电路求5个点的电压。
（Infineon笔试试题）
2一、电压源、电流源是集成电路中常经常使用到的模块，请画出你明白的线路结构，简单描述其优缺点。
（仕兰微电子）
2二、画电流偏置的产生电路，并说明。
（凹凸）
23、史密斯特电路,求回差电压。
（华为面试题）
24、晶体振荡器,仿佛是给出振荡频率让你求周期（应该是单片机的,12分之一周期....）（华为面试题）
2五、LC正弦波振荡器有哪几种三点式振荡电路，别离画出其原理图。
（仕兰微电子）
2六、VCO是什么,什么参数（压控振荡器?
）（华为面试题）
27、锁相环有哪几部份组成？
（仕兰微电子）
2八、锁相环电路组成，振荡器（比如用D触发器如何搭）。
（未知）
2九、求锁相环的输出频率，给了一个锁相环的结构图。
（未知）
30、若是公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。
（未知）
3一、一电源和一段传输线相连（长度为L,传输时刻为T），画出终端处波形，考虑传输线无损耗。
给出电源电压波形图，要求绘制终端波形图。
（未知）
3二、微波电路的匹配电阻。
（未知）
33、DAC和ADC的实现各有哪些方式？
（仕兰微电子）
34、A/D电路组成、工作原理。
（未知）
3五、实际工作所需要的一些技术知识（面试容易问到）。
如电路的低功耗，稳固，高速如何做到，调运放，布版图注意的地址等等,一样会针对简历上你所写做过的东西具体问，确信会问得很细（因此别把什么都写上，精通之类的词也别用太多了），那个东西各个人就不一样了，不行说什么了。
（未知）
数字电路
一、同步电路和异步电路的区别是什么？
（仕兰微电子）
二、什么是同步逻辑和异步逻辑？
（汉王笔试）
同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
（汉王笔试）
线与逻辑是两个输出信号相连能够实现与的功能。
在硬件上，要用oc门来实现，由于不用oc门可能使灌
电流过大，而烧坏逻辑门。
同时在输出端口应加一个上拉电阻。
4、什么是Setup和Holdup时刻？
（汉王笔试）
五、setup和holdup时刻,区别.（南山之桥）
六、说明setuptime和holdtime的概念和在时钟信号延迟时的转变。
（未知）
7、说明setup和holdtimeviolation，画图说明，并说明解决方法。
（威盛上海笔试试题）Setup/holdtime是测试芯片对输入信号和时钟信号之间的时刻要求。
成立时刻是指触发器的时钟信号上升沿到来以前，数据稳固不变的时刻。
输入信号应提早时钟上升沿（如上升沿有效）T时刻抵达芯片，那个T确实是成立时刻-Setuptime.如不知足setuptime,那个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
维持时刻是指触发器的时钟信号上升沿到来以后，数据稳固不变的时刻。
若是holdtime不够，数据一样不能被打入触发器。
成立时刻（SetupTime）和维持时刻（Holdtime）。
成立时刻是指在时钟边沿前，数据信号需要维持不变的时刻。
维持时刻是指时钟跳
变边沿后数据信号需要维持不变的时刻。
若是不知足成立和维持时刻的话，那么DFF将不能正确地采样到数据，将会显现metastability的情形。
若是数据信号在时钟沿触发前后持续的时刻均超过成立和维持时刻，那么超过量就别离被称为成立时刻裕量和维持时刻裕量。
八、说说对数字逻辑中的竞争和冒险的明白得，并举例说明竞争和冒险如何排除。
（仕兰微电子）
九、什么是竞争与冒险现象？
如何判定？
如何排除？
（汉王笔试）
在组合逻辑中，由于门的输入信号通路中通过了不同的延时，致使抵达该门的时刻不一致叫竞争。
产生毛刺叫冒险。
若是布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方式：
一是添加布尔式的消去项，二是在芯片外部加电容。
10、你明白那些经常使用逻辑电平？
TTL与COMS电平能够直接互连吗？
（汉王笔试）
经常使用逻辑电平：
12V，5V，；TTL和CMOS不能够直接互连，由于TTL是在之间，而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是能够直接互连。
TTL接CMOS需要在输出端口加一上拉电阻接到5V或12V。
1一、如何解决亚稳态。
（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规按时刻段内达到一个可确认的状态。
当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳固在某个正确的电平上。
在那个稳按期间，触发器输出一些中间级电平，或可能处于振荡状态，而且这种无用的输出电平能够沿信号通道上的各个触发器级联式传播下去。
1二、IC设计中同步复位与异步复位的区别。
（南山之桥）
13、MOORE与MEELEY状态机的特点。
（南山之桥）
14、多时域设计中,如何处置信号跨时域。
（南山之桥）
1五、给了reg的setup,hold时刻，求中间组合逻辑的delay范围。
（飞利浦－大唐笔试）Delay1六、时钟周期为T,触发器D1的成立时刻最大为T1max，最小为T1min。
组合逻辑电路最大延迟为T2max,最小为T2min。
问，触发器D2的成立时刻T3和维持时刻应知足什么条件。
（华为）
17、给出某个一样时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。
（威盛VIA上海笔试试题）
1八、说说静态、动态时序模拟的优缺点。
（威盛VIA上海笔试试题）
1九、一个四级的Mux,其中第二级信号为关键信号如何改善timing。
（威盛VIA上海笔试试题）
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依托于关键路径。
（未知）
2一、逻辑方面数字电路的卡诺图化简，时序（同步异步不同），触发器有几种（区别，优势），全加器等等。
（未知）
2二、卡诺图写出逻辑表达使。
（威盛VIA上海笔试试题）
23、化简F（A,B,C,D）=m（1,3,4,5,10,11,12,13,14,15）的和。
（威盛）
24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-well
itstransfercurve（Vout-Vin）AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?
（威盛笔试题circuit）
2五、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?
2六、什么缘故一个标准的倒相器中P管的宽长比要比N管的宽长比大？
（仕兰微电子）
un×Cox×W/L?
?
27、用mos管搭出一个二输入与非门。
（扬智电子笔试）
2八、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.（lessdelay
time）。
（威盛笔试题circuit）
2九、画出NOT,NAND,NOR的符号，真值表，还有transistorlevel的电路。
（Infineon笔试）
30、画出CMOS的图，画出tow-to-onemuxgate。
（威盛VIA上海笔试试题）
3一、用一个二选一mux和一个inv实现异或。
（飞利浦－大唐笔试）
3二、画出Y=A*B+C的cmos电路图。
（科广试题）
33、用逻辑们和cmos电路实现ab+cd。
（飞利浦－大唐笔试）
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C（D+E）。
（仕兰微电子）
3五、利用4选1实现F（x,y,z）=xz+yz'。
（未知）
3六、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（事实上确实是化简）。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，依照输入波形画出各点波形。
（Infineon笔试）
3八、为了实现逻辑（AXORB）OR（CANDD），请选用以下逻辑中的一种，并说明什么缘故？
1）INV2）AND3）OR4）NAND5）NOR6）XOR答案：
NAND（未知）
3九、用与非门等设计全加法器。
（华为）
40、给出两个门电路让你分析异同。
（华为）
4一、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）
4二、A,B,C,D,E进行投票，多数服从少数，输出是F（也确实是若是A,B,C,D,E中1的个数比0多，那么F输出为1，不然F为0），用与非门实现，输入数量没有限制。
（未知）
43、用波形表示D触发器的功能。
（扬智电子笔试）
44、用传输门和倒向器搭一个边沿触发器。
（扬智电子笔试）
4五、用逻辑们画出D触发器。
（威盛VIA上海笔试试题）
4六、画出DFF的结构图,用verilog实现之。
（威盛）
47、画出一种CMOS的D锁存器的电路图和版图。
（未知）
4八、D触发器和D锁存器的区别。
（新太硬件面试）
4九、简述latch和filp-flop的异同。
（未知）
50、LATCH和DFF的概念和区别。
（未知）
5一、latch与register的区别,什么缘故此刻多用register.行为级描述中latch如何产生的。
（南山之桥）
5二、用D触发器做个二分颦的电路.又问什么是状态图。
（华为）
53、请画出用D触发器实现2倍分频的逻辑电路？
（汉王笔试）
54、如何用D触发器、与或非门组成二分频电路？
（东信笔试）
5五、Howmanyflip-flopcircuitsareneededtodivideby16?
（Intel）16分频？
5六、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage.（未知）
57、用D触发器做个4进制的计数。
（华为）
5八、实现N位JohnsonCounter,N=5。
（南山之桥）
5九、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？
（仕兰微电子）
60、数字电路设计固然必问Verilog/VHDL，如设计计数器。
（未知）
6一、BLOCKINGNONBLOCKING赋值的区别。
（南山之桥）
6五、请用HDL描述四位的全加法器、5分频电路。
（仕兰微电子）
6六、用VERILOG或VHDL写一段代码，实现10进制计数器。
（未知）
67、用VERILOG或VHDL写一段代码，实现排除一个glitch。
（未知）
6八、一个状态机的题目用verilog实现（只是那个状态机画的实在比较差，很容易误解的）。
（威盛VIA上海笔试试题）
6九、描述一个交通信号灯的设计。
（仕兰微电子）
70、画状态机，同意1，2，5分钱的卖报机，每份报纸5分钱。
（扬智电子笔试）
7一、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。
（1）画出fsm（有限状态机）；
（2）用verilog编程，语法要符合fpga设计的要求。
（未知）
7二、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：
（1）
画出fsm（有限状态机）；
（2）用verilog编程，语法要符合fpga设计的要求；（3）设计工程中可利用的工具及设计大致进程。
（未知）
73、画出能够检测10010串的状态图,并verilog实现之。
（威盛）
74、用FSM实现101101的序列检测模块。
（南山之桥）
a为输入端，b为输出端，若是a持续输入为1101则b输出为1，不然为0。
例如a：
000100110
b：
0000000000
请画出statemachine；请用RTL描述其statemachine。
（未知）
7八、sram，falshmemory，及dram的区别？
（新太硬件面试）
7九、给出单管DRAM的原理图
（西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9－14b），问你有什么方法提高refreshtime，总共有5个问题，记不起来了。
（降低温度，增大电容存储容量）（Infineon笔试）
8一、名词:
sram,ssram,sdram
名词IRQ,BIOS,USB,VHDL,SDR
IRQ:
InterruptReQuest
BIOS:
BasicInputOutputSystem
USB:
UniversalSerialBus
VHDL:
VHICHardwareDescriptionLanguage
SDR:
SingleDataRate
压控振荡器的英文缩写（VCO）。
动态随机存储器的英文缩写（DRAM）。
名词说明，无聊的外文缩写算了，比如PCI、ECC、DDR、interrupt、pipeline、
IRQ,BIOS,USB,VHDL,VLSIVCO（压控振荡器）RAM（动态随机存储器），FIRIIRDFT（离散
傅立叶变换）或是中文的，比如：
a.量化误差b.直方图c.白平稳
3、什么叫做OTP片（OTP（一次性可编程））、掩膜片，二者的区别安在？
（仕兰微面试题目）
OTP与掩膜OTP是一次性写入的单片机。
过去以为一个单片机产品的成熟是以投产掩膜型单片机为标志的
。
由于掩膜需要必然的生产周期，而OTP型单片机价钱不断下降，使得最近几年来直接利用OTP完成最终产品
制造更为流行。
它较之掩膜具有生产周期短、风险小的特点。
最近几年来，OTP型单片机需量大幅度上扬，为
适应这种需求许多单片机都采纳了在片编程技术（InSystemProgramming）。
未编程的OTP芯片可采纳裸
片Bonding技术或表面贴技术，先焊在印刷板上，然后通过单片机上引出的编程线、串行数据、时钟线等
对单片机编程。
解决了批量写OTP芯片时容易显现的芯片与写入器接触不行的问题。
使OTP的裸片得以广
泛利用，降低了产品的本钱。
编程线与I/O线共用，不增加单片机的额外引脚。
而一些生产厂商推出的单
片机再也不有掩膜型，全数为有ISP功能的OTP。
4、你明白的集成电路设计的表达方式有哪几种？
（仕兰微面试题目）
五、描述你对集成电路设计流程的熟悉。
（仕兰微面试题目）
一样来讲asic和fpga/cpld没有关系！
fpga是咱们在小批量或实验中采纳的，生活中的电子器件上很少
见到的。
而asic是通过掩膜取得的，它是不可被修改的。
至于流程，应该是前端、综合、仿真、后端、
检查、加工、测试、封装。
六、简述FPGA等可编程逻辑器件设计流程。
（仕兰微面试题目）
通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似的地方。
1.设计输入。
在传统设计中，设计人员是应用传统的原理图输入方式来开始设计的。
自90年代初，
Verilog、VHDL、AHDL等硬件描述语言的输入方式在大规模设计中取得了普遍应用。
2.前仿真（功能仿真）。
设计的电路必需在布局布线前验证电路功能是不是有效。
（ASCI设计中，这一步
骤称为第一次Sign-off）PLD设计中，有时跳过这一步。
3.设计编译。
设计输入以后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译进程，即把设计
输入的某种或某几种数据格式（网表）转化为软件可识别的某种数据格式（网表）。
4.优化。
关于上述综合生成的网表，依照布尔方程功能等效的原则，用更小更快的综合结果代替一些复
杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。
5.布局布线。
在PLD设计中，3-5步能够用PLD厂家提供的开发软件（如Maxplus2）自动一次完成。
6.后仿真（时序仿真）需要利用在布局布线中取得的精准参数再次验证电路的时序。
（ASCI设计中，这
一步骤称为第二次Sign—off）。
7.生产。
布线和后仿真完成以后，就能够够开始ASCI或PLD芯片的投产
7、IC设计前端到后端的流程和eda工具。
（未知）
逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计（RTL级描述）--功能仿真--综合（加时
序约束和设计库）--电路网表--网表仿真）-预布局布线（SDF文件）--网表仿真（带延时文件）--静态时序分
析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成--工艺设计与生产--芯片测
试--芯片应用，在验证进程中显现的时序收敛，功耗，面积问题，应返回前端的代码输入进行从头修改
，再仿真，再综合，再验证，一样都要反复好几回才能最后送去foundry厂流片。
九、Asic的designflow（设计流程）。
（威盛VIA上海笔试试题）（）
1一、集成电路前段设计流程，写出相关的工具。
（扬智电子笔试）
先介绍下IC开发流程：
1.）代码输入（designinput）
用vhdl或是verilog语言来完成器件的功能描述，生成hdl代码
语言
升级会员 