算法流程图及ASM图.docx
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算法流程图及ASM图
算法流程图及ASM图
引例设计一个逻辑电路，其输入信号X=Xn-iXn-2…X。
，Z为输出信号，表示X中包含的1的
个数。
电路可用如下的流程图描述:
:
鈿亠含储计电踣4彖
图5-2-1含1统计电路
5.2.1算法流程图
算法流程图由工作块、判别块、条件块、开始结束块以及指向线组成
图5-2-2算法流程图的工作块
（3）
图5-2-4算法流程图的条件块
图5-2-5算法流程图的开始块和结束块
如对引例的含1统计电路增加一个序列开始标志信号START和一个统计结束标志信号
DONE，则其框图为如下：
图5-2-6含1统计电路的算法流程图
5.2.2算法设计
例5-2-1设计如下左图所示的乘法电路。
图中，输入信号A=A4A3A2A1是被乘数，
B=B4B3B2Bi是乘数，且均为4位二进制数，P=A*B是输出信号，为8位二进制数。
START为启动信号，END为结束标志。
其算法逻辑图见下右图。
START
雅法电踣
END
图5-2-7乘法器的算法流程图
例5-2-2设计一个电路，用于计算平面上两点之间的距离。
该电路输入信号为两个8位
二进制数X和丫，分别代表两点横坐标的差值和纵坐标的差值，电路输出为乙表示两点之
间的距离。
计算误差要求小于10%。
图5-2-8例5-2-2的算法流程图
5.2.3电路划分与逻辑框图
例5-2-3根据含1统计电路的算法流程图，画出电路的逻辑框图。
如下
DONE
图5-2-9含1统计电路的逻辑框图
例5-2-4画出4位二进制乘法器的逻辑框图。
如下
图5-2-10乘法器的逻辑框图
例5-2-5根据距离运算电路的算法流程图，画出该电路的逻辑框图
Ml
SI
比1
■SI
SL2
T1~IJ
LDSLISL1A/S
图5-2-11距离运算电路的逻辑框图
5.2.4数据处理单元的设计
例5-2-6设计含1统计电路的数据处理单元。
如图
图5-2-12含1统计电路的数据处理单元
例5-2-7设计4位乘法器的数据处理单元。
如图
图5-2-134位乘法器的数据处理单元
5.2.5ASM图
5.2.5.1ASM图的基本符号和组成
另1（）1:
A-ARG
图5-2-14ASM图的状态图
图5-2-15ASM图的判别块
（b）
（a）
图5-2-16ASM图的条件输岀块
525.2导出ASM图的法
ASM图和算法流程图间的相互关系和转换规则十分明确，两者之间工作块（状态块）、
判别块、条件输出块基本对应。
例5-2-8将含1统计电路的算法流程图转换成为ASM图。
如下图
—~##
»CPI1匸茂?
I
C^0NE=t）
QcP2tI-SjXCp^
图5-2-18含1统计电路控制器ASM图
例5-2-9将4位乘法器的算法流程图转换为ASM图。
如下图
WALTLND-1
^L<5rART-r
CR-O.CA-1
CB0=€Bt-=1
D-1?
CMi^lJ
CM（h=1CBO-1
5.2.6控制单元的设计
5.2.6.1以触发器为核心的控制器设计
例5-2-10导出上图所示的乘法控制单元的逻辑电路
图5-2-20乘法器控制单元设计过程之一
2.填写激励函数卡诺图
图5-2-20乘法器控制单元设计过程之一
3.导出输出程
END=Q1Qo
CR=QiQ0
CA=QiQo
CB1=QiQo
CB0=QiQo+QiQo
CC=QiQo
CM1=QiQoB
CM0=QiQoB+QiQo
4.画逻辑图：
图5-2-2i乘法器控制单元逻辑电路之一
5.262以集成计数器为核心的控制器设计
例5-2-ii用集成计数器74i63，辅以适当的组合器件，设计乘法器控制单元电路
i.状态分配：
S000，Si——0i，S2——ii，S3——i0
图5-2-22乘法控制器单元设计过程之
2.列操作表
（b）
图5-2-22乘法控制器单元设计过程之二
3.填写激励函数卡诺图
4.导出输出程
END=QiQ0
图5-2-22乘法控制器单元设计过程之
CA=CB1=QiQo
CBO=QiQo+QiQo=Qo
CC=QiQo
CM1=QiQoB
CMO=QiQoB+QiQo
5.画逻辑图：
图5-2-23乘法器控制单元逻辑电路之
5.263以集成移位器为核心的控制器设计
例5-2-12用集成移位器74194，辅以适当的组合器件，设计乘法器控制单元的电路。
进行状态分配：
Sooo,S1――oi，S2――11，S3io，得操作表及各激励输入端
的函数卡诺图，如图5-2-24。
各输出信号的函数表达式为：
END=QaQb
CR=QaQb
CA=CB1=QaQb
CB0=QaQb+QAQB
CC=QaQb
CM1=QaQbB
CM0=QaQbB+QaQb
激励函数M1、MO用双4选1MUX实现，各输出信号仍用译码器辅以少量门电路加以实现，其逻辑电路如图5-2-25所示。
图5-2-25乘法器控制单元逻辑电路之三
5.264以集成多D触发器为核心的控制器设计
例5-2-13用四D触发器74175，辅以适当的组合器件，设计乘法器控制单元电路。
用多D触发器设计时序电路时，状态分配采用“一对一”的法。
所以进行状态分配如下：
SO——0000，S1——1100，S2——1010，S3——1001。
由ASM图列出次态表，如表5-2-3所示。
次态
现态
输A
现态
输A
START
i^A
START
..S1
s3
t=4
'&2
表5-2-3次态表
由ASM图可直接写出各输出程
END=Q0
CR=Q1
CA=CB1=Qi
CC=Q2
CB0=Qi+Q3
CM1=Q2Bi
CM0=Q2Bi+Q3
控制单元的逻辑框图如图5-2-26所示。
图5-2-26乘法器控制单元逻辑电路之四
5.2.7设计举例
图5-2-27给出了FIFO（先进先出，又称为队列）的顺序存储器的示意图和待设计FIFO的框图。
图5-2-27FIFO存储器示意图
图5-2-28给出了队列在RAM中可能的几种分布位置。
图中阴影代表队列已占据的存储空
间，空白表示未被占据的存储空间
图5-2-28队列在RAM中的几种位置分布
图5-2-29（a）给出了读操作的示意图。
读操作时，WA不变，RA加1。
显然，若RA加1后与WA相等，则表示队列已空。
图5-2-29（b）、（c）给出了写操作的示意图。
写操作时，RA不变，WA加1。
若WA加1后与RA相等，则表示队列已满。
图5-2-29FIFO的读/写操作
在分析FIFO逻辑功能及读写操作特点的基础上，现进行电路设计。
1、算法设计与逻辑框图该FIFO的算法流程图如图5-2-30所示
图5-2-30FIFO的算法流程图
实现上述算法逻辑框图如图5-2-31所示
寄存黠Y—C2
图5-2-31FIFO的逻辑框图
2、数据处理单元的设计图5-2-32为数据处理单元的逻辑图
图5-2-32FIFO的数据处理单元
3、导出ASM图
根据算法流程图和数据处理单元的逻辑图，可导出控制器的ASM图,
如图5-2-33所示
00
WAIT
图5-2-33FIFO控制器的ASM图
4、控制器的设计对ASM图进行如下状态分配：
So——00,S——01,S——10,S3——11
如图5-2-34（a）所示。
选择D触发器作为控制器的状态寄存器。
由ASM图可直接导出激
励函数卡诺图，如图5-2-34（b）所示。
（a）
（b）
图5-2-34状态分配及卡诺图
可画出控制器的逻辑电路，如图5-2-35所示
图5-2-35FIFO控制器的逻辑图
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