微机原理的发展史.docx
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微机原理的发展史
总的
1.微型计算机的发展简史
自从1964年第一台电子计算机ENIAC问世，半个世纪以来，计算机科学和技术飞速发展。
根据组成计算机的电子器件的发展历程，计算机发展已经历了四代，现在正向第五代计算机发展。
第一代：
电子管时代。
计算机采用电子管作为逻辑与案件。
第二代：
晶体管时代。
计算机用晶体管代替电子管，主存储器采用磁芯存储器，外存储器开始使用磁盘，并提供了较多的外部设备。
第三代：
集成电路时代。
计算机采用了小规模和中规模集成电路，主存储器用半导体存储器，采用微程序控制技术。
第四代：
大规模集成电路时代。
计算机全面采用了大规模集成电路甚至是超大规模集成电路。
计算机开始向巨型和微型发展。
微型计算机特别是多媒体计算机的开发和使用，将计算机的生产和应用推向了新的高潮。
2.8255A的实验设计概论
可编程并行接口芯片8255A因为其输入和输出电平与TTL完全兼容的特性，已广泛应用于实际工程中。
通过8255A并行接口可连接两个或多个系统构成相互之间的通信或系统与外设之间通过8255A交换信息等。
交通灯的实验可以让我们在掌握8255A典型应用电路的接法、工作方式及其应用的基础上，更好的学以致用。
3.8259A的实验设计概论
8259A的中断管理功能很强，单片可以管理8级外部中断，在多片级联方式下最多可以管理64级外部中断，并且具有中断优先权判优、中断嵌套、中断屏蔽和中断结束、中断触发等多种中断管理方式。
通过运用其中断特性，进行简单的单级中断控制实验。
在实验中掌握学理论与实际相结合的学习方法。
4.典型的输入输出芯片
1.可编程串行通信接口：
8251A
8251A是一种可编程的通用同步/异步接受发送器，用于CPU与外设之间的串行通信接口，通过编程可选择同步和异步的工作方式。
2.可编程并行通信接口：
8255A
8255A是一个40个引脚双列直插式封装的大规模集成电路。
采用单一的+5V电源供电，其输入和输出电平与TTL完全兼容。
3.可编程技数器/定时器8253A
8253A是一种外围电路，它可以通过软件方式设定不同的工作方式，产生各种形式的时间延迟信号，一满足各类系统提出的不同时间的要求
4.DMA控制器：
8237A
8237A是一种高性能可编程的DMA控制器，每个集成电路上有4个独立的DMA通道，可分别独立编程，实现外围设备与内存、内存与内存之间的高速数据传输
5.中断控制器：
8259A
8259A是一种专门为控制优先级中断而设计的集成电路。
具有8级优先权控制，通过级联可扩展至64级优先权控制。
每一级中断都可以屏蔽或允许。
2可编程并行接口8255A
2.18255A的引脚与结构
2.1.18255A的外部引脚
1.和外设相连的
PA7～PA0：
A口数据信号线，双向，三态引脚；
PB7～PB0：
B口数据信号线，双向，三态引脚；
PC7～PC0：
C口数据信号线，双向，三态引脚；
2.面向系统总线和CPU相连的
RESET：
复位信号，高电平有效。
当RESET信号来到时，所有内部寄存器都被清除，同时3个数据端口被自动置为输入端口。
D7～D0：
它们是8255A的数据线，和系统总线相连，用来传送数据和控制字。
片选信号，低电平有效。
：
读信号，低电平有效。
当
有效时，CPU可以从8255A中读取数据。
：
写信号，低电平有效。
当
有效时，CPU可以往8255A中写入控制字或数据。
A1、A0：
端口选择信号。
8255A内部有3个数据端口（I/O端口）和1个控制端口，共4个端口。
8255A端口地址编码
A1
A0
选择
0
0
A口地址
0
1
B口地址
1
0
C口地址
1
1
控制寄存器地址
2.1.2内部结构
1）与CPU的接口电路
与CPU的接口电路由数据总线缓冲器和读/写控制逻辑组成。
2）内部控制逻辑电路
内部控制逻辑包括A组控制与B组控制两部分。
A组控制寄存器用来控制A口PA7～PA0和C口的高4位PC7～PC4；
B组控制寄存器用来控制B口PB7～PB0和C口的低4位PC3～PC0。
（3）输入/输出接口电路
8255A片内有A,B,C3个8位并行端口，A口和B口分别有1个8位的数据输出锁存/缓冲器和1个8位数据输入锁存器，C口有1个8位数据输出锁存/缓冲器和1个8位数据输入缓冲器，用于存放CPU与外部设备交换的数据。
2.1.38255A的控制字
1工作方式的控制字
例：
设8255A的控制端口地址为0060H-0063H，A组B组工作方式0，A口、B口为输入端，C为输出。
则方式控制字应是：
92H。
若将此控制字的内容写入8255A的控制寄存器，即实现了对8255A工作方式的指定（或者说完成了对8255A的初始化），初始化的程序段为：
MOVAL,92H
OUT63H，AL
INAL,60H
INAL,61H
MOVAL,数据
OUT62H,AL
2.C口的位控字
8255A的C口具有位控功能，即允许CPU用输出指令单独对C口的某一位写“1”或“0”，C口的位控字的格式如图所示。
这是通过向8255A的控制寄存器写入（注意不是直接对C口写入）一个位控字来实现的。
最高位D7必须为“0”是C口置位/复位控制字的特征位。
D0位决定了是置“1”还是置“0”操作；D3～D1位决定了对C口中的哪一位进行操作。
2.1.48255A的工作方式
2.2.1.方式0
①使8255A分成彼此独立的两8位端口（A口，B口）和两个4位端口（C口高4位和低4位），4个端口的输入/输出可有16种不同的组态，可适用于各种不同的应用场合。
②方式0规定输出有无锁存能力，而输入数据不被锁存。
③方式0是单向的I/O，即一次初始化指定了输入或输出，则不能改变；若改变，则须重新初始化。
不能指定同一端口同时既作输入又作输出。
④这种方式下，无固定的I/O联络信号，联络信号线可由用户自行安排。
这种方式只能用于无条件传送和查询传送，不能实现中断传送。
2.2.2方式1
①有两组选通工作方式的端口，每组包含一个8位数据端口和3条控制线。
有A口和B口可作为数据端口，C口的某些线被固定作为A口或B口与外设之间的联络信号线，其余的线只能定义为基本I/O，即只能工作于方式0。
②每组端口提供有中断请求逻辑和中断允许触发器。
对中断允许触发器INTE的操作是通过对端口C的置位/复位控制字进行的。
③方式1在输入/输出数据时都被锁存。
④方式1可以用查询方式和中断传送方式进行数据的输入/输出。
2.2.3方式2：
①A口可以工作于方式2，此时C口有5条线固定为A口和外设之间的联络信号线。
C口余下的3条线可以作为B口方式1下的联络线，也可以和B口一起成为方式0的I/O线。
②方式2在输入/输出数据时都被锁存。
③方式2可以用查询方式和中断传送方式进行数据的输入/输出。
④在方式2时为双向传送设置的联络信号，实际上是方式1下输入和输出两种操作时的组合。
只有中断申请信号INTR既可作输入的中断申请，又可作输出的中断申请。
2.2交通灯的实验设计
2.2.1并行接口概述
并行接口，指采用并行传输方式来传输数据的接口标准。
.8255A是一个具有3个8位数据口（即A口、B口、C口，其中C口还可作为两个4位口来使用）的并行输入/输入端口的接口芯片，它为Intel系列的CPU与外部设备提供了TTL电平兼容并行接口。
三个数据口均可用软件来设置成输入口或输出口，与外设相连。
C口具有按位置位/复位的功能，为按位控制提供了强有力的支持。
从最简单的一个并行数据寄存器或专用接口集成电路芯片如8255A，一个并行接口的接口特征可以从两个方面加以描述，一方面，以并行方式传输的数据通道的宽度，也称接口传输的位数；另一方面，用于协调并行数据传输的额外接口控制线或称交互信号的特征。
2.2.2实验流程
1.如实验原理图所示，PC口8位接8个开关K1~K8，PB口8位接8个发光二极管，从PC口读入8位开关量送PB口显示。
拨动K1~K8，PB口上接的8个发光二极管L1~L8对应显示K1~K8的状态。
2.设计线路连接
（1）PC0-L3PC1-L7PC2-L11PC3-L15PC4-L2PC5-L6PC7-L14PB4-LIPB5-L5PB6-L9PB7-L13
3.设计步骤
（1）按图连好线路。
（2）运行实验程序。
在系统显示监控提示符“P.”时，输入F000后按F1键，输入90C0,按EXEX键。
系统提示执行提示符“厂”，拨动K1-K8，L1-L8会跟着亮灭。
实验原理图
2.2.3任务分析
1.亮灭规律
设有一个十字路口1、3为南北方向，2、4为东西方向，初始状态为四个路口的红灯全亮，之后，1、3路口的绿灯亮，2、4路口的红灯亮，1、3路口方向通车。
延时一段时间后，1、3路口的绿灯熄灭，而1、3路口的黄灯开始闪烁，闪烁若干次以后，1、3路口红灯亮，而同时2、4路口的绿灯亮，2、4路口方向通车，延时一段时间后，2、4路口的绿灯熄灭，而黄灯开始闪烁，闪烁若干次以后，再切换到1、3路口方向，之后，重复上述过程。
2.程序框图
2.2.4实验小结
1.实验效果
1．运行实验程序后，拨动开关组，发光二极管的亮灭与开关一一对应。
2．运行实验程序，然后拨动开关组K0-K7，准备好后，按动拨动开关KKl，发光二极管组的亮灭与开关一一对应。
2.实验心得
通过此次实验，我学到了不少实用的知识,懂得了如果改变对8255工作方式控制的设置，可以实现对不同的端口设置其输入输出功能，从而实现输入与输出数据的处理功能：
在做实验前,一定要将课本上的知识吃透,因为这是做实验的基础,否则,在老师讲解时就会听不懂,这将使你在做实验时的难度加大,浪费做实验的宝贵时间。
但真正使我受益匪浅的是.做实验的过程和思考问题的方法。
3.中断控制器8259A
3.18259A的引脚与内部结构
3.1.18259A的引脚
8259A的外部引脚如图所示，除了电源和地以外，8259A其他引脚上的信号和含义如下
1.8259A与硬件的相关管脚
D0～D7 ：
双向三态数据线，是CPU和8259A进行数据、命令状态传送的通道。
：
写控制输入信号，低电平有效。
有效时，表明当前正在向8259A写入命令字。
：
读控制输入信号，低电平有效。
有效时，表明CPU正在向8259A读数据。
A0：
片内地址选择信号，用来指出当前8259A的哪个端口被访问。
每片8259A有两端口地址。
：
片选输入信号，低电平有效，通过地址译码逻辑电路与地址总线相连。
INT：
与CPU的INTR端相连，由8259A向CPU发出中断请求信号。
INTA：
接收来自CPU的中断响应信号。
8259A要求中断响应信号由两个负脉冲构成。
2.8259A与外设相连的相关管脚
IR0～IR7：
8个中断请求输入信号，用来接收外部设备的中断请求，高电平或上升沿有效。
3.8259A构成级联时使用的相关管脚
CAS0～CAS2：
在8259A构成级联时，用来指出具体的从片。
在级联结构中，主从片8259A的CAS0～CAS2全部对应相连。
主片的CAS0～CAS2作为输出信号，用于发送从设备标志；从片的CAS0～CAS2作为输入信号，用来接收从设备标志。
SP/EN：
从片编程/允许缓冲器信号，双向低电平有效。
该信号有两个功能。
当作输入信号时，用来决定该片是主片还是从片。
SP为1，则为主片（接高电平）；SP为0，则为从片（接低电平）。
单片使用的时，SP/EN接高电平。
当作输出信号时，用作允许缓冲器接收和发送的控制信号，即选通缓冲器
3.1.28259A内部结构图
8259A的内部结构图如下图所示
8259A内部结构图
由图可知，8259A由中断请求寄存器、优先级分析器、中断服务寄存器、中断屏蔽寄存器、数据总线缓冲器、读写电路和级联缓冲器/比较器组成。
一、8259A的8259A的工作过程
1、接受来自IR0~IR7的中断请求，使IRR的对应位置1。
2、PR对IRR中记录的且未被屏蔽的中断和IRS中记录的中断进行优先权判决，并决定是否向CPU发起中断请求INT。
如果IRR中优先级最高者的优先级高于ISR中优先级最高者，则向CPU发出中断请求信号INT，否则不发出。
3、CPU收到INT，如果IF=1，则待当前执行的指令结束后连续返回给8295A两个中断响应信号
。
4、8295A收到第一个中断响应信号
后
（1）使IRR的锁存功能失效，不再接受中断请求，直到第二个中断响应信号
结束后恢复。
（2）对IRR中记录的优先级最高的中断请求进行响应：
使其对应的ISR位置1，并使其对应的IRR位复位。
5、8295A收到第二个中断响应信号
后
（1）将被响应中断的中断类型码送CPU。
CPU用中断类型码乘以4就得到了该中断的中断向量的地址，然后从该地址中取出中断向量，转而执行该中断的中断服务程序，即对该中断进行服务。
（2）如果8295A工作在自动结束方式，在第二个中断响应脉冲
的后沿，会使被响应中断对应的ISR位复位。
如果8295A工作在非自动结束方式，则中断服务程序在结束之前，应通过中断结束命令（EOI）使中断对应的ISR位复位。
应用实例
在较大的微机应用系统中，可用多片8259A级联来扩展中断源。
一个主8259A最多可级联8个从8259A，从而把中断源扩展到64个
3.28259A单级中断控制器实验设计
3.3在掌握8259A中断控制器的接口方法的基础上，运用其可编程特性，实现单级中断。
3.4线路连接
3.58259A的INT连X15
3.68259A的INTA连X12
3.78259A的CS连X22
3.88259A的IR3连方波信号
3.9任务分析
3.10
3.11
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