EDA实验四个.docx
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EDA实验四个
本科实验报告
课程名称：
EDA技术与FPGA应用技术
实验项目：
实验一1位全加器
实验二2位十进制计数器
实验三显示译码器
实验四4位加法计数器
实验地点：
电机馆三层跨越机房
专业班级：
电子信息工程1201班
学号：
2012001422
学生姓名：
指导教师：
张文爱
2015年7月4日
实验一一位全加器
一、实验目的
1．熟悉ispDesignEXPERTSystem原理图设计流程的全过程。
2．学习简单组合电路的设计方法、输入步骤。
3．学习层次化设计步骤。
4．学习EDA设计的仿真和硬件测试方法。
二、实验原理
1位全加器可以用两个半加器及一个或门连接而成。
三、实验任务
1．用原理图输入方法设计半加器电路。
2．建立顶层原理图电路。
3．对全加器电路进行仿真分析、引脚锁定、硬件测试
四、实验步骤
1、建立设计项目：
a、启动
b、创建设计项目
c、选择器件
2、原理图源文件输入：
a、增加原理图输入源文件
b、添加元器件符号
c、添加输入、输出符号
d、连线
e、连线命名
f标记输入、输出
g、定义元器件的属性
h、保存已完成的设计
3、功能和时序仿真
a、建立波形仿真源文件
b、编辑波形文件
c、功能、时序仿真
4、器件适配
5、器件编程
a、结构文件
b、添加JEDEC文件
c器件编程
四、实验结果
半加器图
全加器图
管脚图
实验二2位十进制计数器
一、实验目的
1、熟悉QuartusII的原理图设计流程全过程。
2、学习简单时序电路的设计方法。
3、学习EDA设计的时序仿真和硬件测试方法。
二、实验原理
2位十进制计数器参考原理图如图所示，也可以采用其他元器件实现。
三、实验任务
1、设计2位十进制计数器电路。
2、在EDA环境中输入原理图。
3、对计数器进行仿真分析、引脚锁定、硬件测试。
四、实验步骤
1、设计电路原理图
设计含有时钟使能及进位扩展输出的十进制计数器。
可以选用双十进制计数器74LS390或者十进制计数器74LS160和其他一些辅助元件来完成
2、计数器电路的实现
按照电路图进行连线，完成完整的实验原理图。
绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。
若将一根细线变成一粗线显示的总线，可以先单机使其变红，再选Option选项中的LineStyle；若在某线上加信号标号，也应该点击该线某处使其变成红色，然后键入标号名称，标有相同标号的线段可视为连接线段，不必直接连接。
总线可以以标号方式进行连接。
五、实验结果
电路图
管脚图
仿真下载成功图
实物结果
实验三显示译码器
1、实验目的
1、学习七段数码显示译码器设计
2、学习进程PROCEE和case语句的设计方法
3、熟悉VHDL文本输入设计的流程
2、实验原理
设计共阴极数码管的七段显示译码器电路，VHDL参考程序如下
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL
ENTITYyima7IS
PORT（A:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0））;
END;
ARCHITECTUREoneOFDECL7SIS
BEGIN
PROCESS（A）
BEGIN
CASEAIS
WHEN"0000"=>LED7S<="0111111";
WHEN"0001"=>LED7S<="0000110";
WHEN"0010"=>LED7S<="1011011";
WHEN"0011"=>LED7S<="1001111";
WHEN"0100"=>LED7S<="1100110";
WHEN"0101"=>LED7S<="1101101";
WHEN"0110"=>LED7S<="1111101";
WHEN"0111"=>LED7S<="0000111";
WHEN"1000"=>LED7S<="1111111";
WHEN"1001"=>LED7S<="1101111";
WHEN"1010"=>LED7S<="1110111";
WHEN"1011"=>LED7S<="1111100";
WHEN"1100"=>LED7S<="0111001";
WHEN"1101"=>LED7S<="1011110";
WHEN"1110"=>LED7S<="1111001";
WHEN"1111"=>LED7S<="1110001";
WHENOTHERS=>NULL;
ENDCASE;
ENDPROCESS;
END;
3、实验任务
1、完成显示译码器的VHDL描述
2、在ispDesignEXPERTSystem或者QuartusII上对显示译码器的VHDL描述进行编辑，编译、综合、适配、仿真，给出其所有信号的时序仿真波形
3、进行引脚锁定以及硬件下载测试
四、实验结果
管脚图
仿真下载成功图
实物结果
实验四4位加法计数器
一、实验目的
①学习时序电路的VHDL描述方法。
②掌握时序进程中同步、异步控制信号的设计
③熟悉EDA的仿真分析和硬件测试技术。
二、实验任务①编写4位二进制加法计数器的VHDL程序。
②在ispDesignEXPERTSystem上对编码器进行仿真。
③将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。
三、实验原理
设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”'时，加法计数，COUT为计数进位输出，OUTY为计数输出。
四、主要仪器设备
Quartus软件，FPGA配置存储芯片，硬件电路板。
五、程序
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitytjis
port（clk:
instd_logic;
rst:
instd_logic;
ena:
instd_logic;
outy:
outstd_logic_vector（3downto0）;
cout:
outstd_logic）;
endtj;
architecturearcoftjis
signalcqi:
std_logic_vector（3downto0）;
begin
p_reg:
process（clk,rst,ena）
begin
ifrst=‘1’thencqi=“0000”;
elsifclk′enentandclk=‘1’then
ifena=‘1’thencqi<=cqi+1;
endif;
endif;
outy<=cqi;
endprocessp_reg;
cout<=cqi（0）andcqi
（1）andcqi
（2）andcqi（3）;
endarc;
六、实验结果
程序
管脚图
仿真下载成功图
实验感想
通过本次实验，在熟悉了软件和思路清晰以后，各电路的设计就变得简单了许多，设计起来也比较顺畅，基本没出现什么问题，就是在下载仿真时由于一些不细心的原因出现了小的错误，不过能通过错误的现象很快找到错误点并加以改正，使得实验进行起来还是很顺畅，熟悉了QuartusII软件的使用方法，对图形设计方法和VHDL语句设计方法都有了初步的了解。
通过对两种方法进行分析比较可以发现，图形设计方法直观明了，但不便于修改，而且受元件库所能提供的元件限制，在设计时要求对元件有较好的了解；而采用VHDL语言设计方法，只要设计者正确描述目标电路的功能，通常就可以利用综合器产生符合要求的电路，而且该方法实现电路容易进行修改，设计者也不用过多考虑实际可获得的硬件资源。
这次试验要求我们必须有耐心，因为整个过程中会犯很多错误，我们必须静下心来仔细检查，发现并改正错误，错误面前我们必须保持冷静的头脑，不能急躁，严格按照已定步骤走，有计划，有目的。
此次综合性试验，非常考验我们的实践能力，同时也考验我们的思维方式，要求我们必须关心很多细节上的东西，可能原理每个人都懂，但在实际设计中却不是每个人都能很好的运用起来，这才能体现出一个人的能力。
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