通信原理课设报告.docx

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通信原理课设报告

中南大学

通信原理课程设计报告

2FSK信号的调制解调及抗噪声性能分析

周杨

信息科学与工程学院

通信1303班

0905130323

题目

学生姓名

指导老师

学院

专业班级

学号

第一部分硬件实验

1实验五、数字锁相环与位同步…………………………………1

2实验六、帧同步…………………………………………………9

3实验七、时分复用数字基带通信系统…………………………15

第二部分设计型实验

4仿真结果………………………………………………………25

第一部分硬件实验

实验五数字锁相环与位同步

一、实验目的

1.掌握数字锁相环工作原理以及触发式数字锁相环的快速捕获原理。

2.掌握用数字环提取位同步信号的原理及对信息代码的要求。

3.掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。

二、实验内容

1.观察数字环的失锁状态、锁定状态。

2.观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。

3.观察数字环位同步器的同步保持时间与固有频差之间的关系。

三、基本原理

可用窄带带通滤波器，锁相环来提取位同步信号。

实验一中用模数混合锁相环（电荷泵锁相环）提取位同步信号，它要求输入信号是一个准周期数字信号。

实验三中的模拟环也可以提取位同步信号，它要求输入准周期正弦信号。

本实验使用数字锁相环提取位同步信号，它不要求输入信号一定是周期信号或准周期信号，其工作频率低于模数环和模拟环。

用于提取位同步信号的数字环有超前滞后型数字环和触发器型数字环，此实验系统中的位同步提取模块用的是触发器型数字环，它具有捕捉时间短、抗噪能力强等特点。

位同步模块原理框图如图5-1所示，电原理图如图5-2所示（见附录）。

其内部仅使用+5V电压。

图5-1位同步器方框图

位同步模块有以下测试点及输入输出点：

S-IN基带信号输入点/测试点（2个）

BS-OUT位同步信号输出点/测试点（3个）

图5-1中各单元与电路板上元器件的对应关系如下：

晶振CRY3：

晶体；U39：

7404

控制器U48：

或门7432；U41：

计数器74190

鉴相器U40：

D触发器7474

量化器U45：

可编程计数器8254

数字环路滤波器由软件完成

数控振荡U46、U45：

8254

脉冲展宽器U47：

单稳态触发器74123

位同步器由控制器、数字锁相环及脉冲展宽器组成，数字锁相环包括数字鉴相器、量化器、数字环路滤波器、数控振荡器等单元。

下面介绍位同步器的工作原理。

数字锁相环是一个单片机系统，主要器件是单片机89C51及可编程计数器8254。

环路中使用了两片8254，共六个计数器，分别表示为8254A0、8254A1、8254A2、8254B0、8254B1、8254B2。

它们分别工作在M0、M1、M2三种工作模式。

M0为计数中断方式，M1为单稳方式，M2为分频方式。

除地址线、数据线外，每个8254芯片还有时钟输入端C、门控信号输入端G和输出端O。

数字鉴相器电原理图及波形图如图5-3（a）、图5-3（b）所示。

输出信号宽度正比于信号ui及uo上升沿之间的相位差，最大值为ui的码元宽度。

称此鉴相器为触发器型鉴相器，称包含有触发器型鉴相器的数字环路为触发器型数字锁相环。

图5-3数字鉴相器

量化器把相位误差变为多进制数字信号，它由工作于M0方式、计数常数为N0的8254B2完成（N0为量化级数，此处N0=52）。

ud作为8254B2的门控信号，ud为高电平时8254B2进行减计数，ud为低电平时禁止计数，计数结束后从8254B2读得的数字为

Nd=N0-N’d

式中N’d为ud脉冲宽度的量化值（下面用量化值表示脉冲宽度和时间间隔），N0≥N’d，读数结束后再给8254B2写入计数常数N0。

读数时刻由8254A2控制，它工作在M1模式，计数常数为N0，ui作为门控信号。

一个ui脉冲使8254A2产生一个宽度为N0的负脉冲，倒相后变为正脉冲送到89C51的

端，而89C51的外中断1被设置为负跳变中断申请方式。

由于8254A2产生的脉冲宽度不小于ud脉冲宽度且它们的前沿处于同一时刻，所以可以确保中断申请后对8254B2读数时它已停止计数。

数字环路滤波器由软件完成。

可采用许多种软件算法，一种简单有效的方法是对一组N0作平均处理。

设无噪声时环路锁定后ui与uo的相位差为N0/2，则在噪声的作用下，锁定时的相位误差可能大于N0/2也可能小于N0/2。

这两种情况出现的概率相同，所以平均处理可以减小噪声的影响，m个Nd值的平均值为

（5-2）

数字滤波器的输出为

Nc=No/2+Nd（5-3）

数控振荡器由四个8254计数器及一些门电路构成，其原理框图如图5-4所示，图中已注明了各个计数器的工作方式和计数常数。

以下分析环路的锁定状态及捕捉过程，此时不考虑噪声的影响。

图5-4数控振荡器

环路开始工作时，软件使8254B0和8254B1输出高电平，从而使8254A1处于计数工作状态、8254B1处于停止计数状态，G6处于开启状态，8254A1输出一个周期为N0的周期信号。

若环路处于锁定状态，则N’d=N0/2，由式（5-1）及式（5-2）得Nd=N0/2。

此时89c51的P1.4口不输出触发脉冲，8254A0输出端仍保持初始化时的高电平，从而使8254B0的门控端G保持低电平、输出端O保持高电平。

这样可保持8254A1、8254B1的工作状态不变、环路仍处于锁定状态。

若环路失锁，则N’d≠N0/2，Nd≠N0/2，P1.4口输出一个正脉冲u2，在u2作用下，8254A0输出一个宽度为N0的负脉冲，倒相后变为正脉冲u3送给与门G2。

G2的另一个输入信号u1来自8254A1。

在G1输出的宽度为N0的正脉冲持续时间内，8254A1一定有（也只有）一个负脉冲信号输入，此负脉冲经G4倒相后与G1输出的正脉冲相与后给8254B0的G端送一个触发信号u4。

在u4的作用下，8254B0输出一个宽度为N0-2的负脉冲。

在这段时间内，8254A1停止计数工作，8254B1进行减计数且在此时间内的最后一个时钟周期输出一个负脉冲。

8254B0输出的负脉冲的后沿重新启动8254A1，使它重新作÷N0分频。

设m=1，上述过程的有关波形如图5-5所示，图中uO为环路锁定状态下数控振荡器的输出信号。

由图5-5可见，不管失锁时相位误差多少（不会大于N0），只要对数控振荡器作一次调整，就可使环路进入锁定状态，从而实现快速捕捉。

程序流程如图5-6所示，输入信号ui使IE1置“1”，且使8254B2计数，对IE1进行位操作时又使之置“0”。

由于量化误差，故当Nd为N0／2，N0/2＋1或N0/2－1时，环路皆处于锁定状态，不对数控振荡器进行调整。

程序中令m=16，进行16次鉴相后做一次平均运算，若发现环路失锁，则对数控振荡器进行一次调整。

控制器的作用是保证每次对8254B2进行读操作之前鉴相器只输出一个正脉冲，它由或门7432（U5:

B）及16分频器74190（U13）组成。

图5-5捕获过程波形

当数字环输入信号的码速率与数控振荡器的固有频率完全相同时，环路锁定后输入信号与反馈信号（即位同步信号）的相位关系是固定的且符合抽样判决器的要求（当然开环时它们的相位误差也是固定的，但不符合抽样判决器的要求）。

输入信号码速率决定于发送端的时钟频率，数控振荡器固有频率决定于位同步器的时钟频率和数控振荡器固有分频比。

由于时钟信号频率稳定度是有限的，故这两个时钟信号的频率不可能完全相同，因此锁相环输入信号码速率与数控振荡器固有频率不可能完全相等（即环路固有频差不为0）。

数字环位同步器是一个离散同步器，只有当输入信号的电平发生跳变时才可能对输入信号的相位和反馈信号的相位进行比较从而调整反馈信号的相位，在两次相位调整的时间间隔内，反馈信号的相位相对于输入信号的相位是变化的，即数字环位同步器提取的位同步信号的相位是抖动的，即使输入信号无噪声也是如此。

图5-6锁相环程序流程

显然，收发时钟频率稳定度越高，数字环的固有频差就越小，提取的位同步信号的相位抖动范围越小。

反之，对同步信号的相位抖动要求越严格，则收发时钟的频率稳定度也应越高。

位同步信号抖动范围还与数字位同步器输入信号的连“1”或“0”个数有关，连“1”或“0”个数越多，两次相位调整之间的时间间隔越长，位同步信号的相位抖动越大。

对于NRZ码来说，允许其连“1”、连“0”的个数决定于数字环的同步保持时间tc。

tc与收发时钟频率稳定度、码速率RB、允许的同步误差最大值

的关系为：

tC=η/（2RBε）

tC的定义是：

位同步器输入信号断开后，收发位同步信号相位误差不超过

的时间。

关于数字环位同步器的工作原理，可参考文献[3]、[4]、[5]。

用模拟环位同步器或模数环位同步器提取的位同步信号的相位抖动与固有频差无关，但随信息码连“1”、连“0”的个数增多而增大。

四、实验步骤

本实验使用数字信源单元和位同步单元。

1、熟悉位同步单元工作原理。

将数字信源单元的NRZ-OUT用信号连线连接到位同步单元的S-IN点，接通实验箱电源。

调整信源模块的K1、K2、K3开关，使NRZ-OUT的连“0”和连“1”个数较少。

2、观察数字环的锁定状态和失锁状态。

将示波器的两个探头分别接数字信源单元的NRZ-OUT和位同步单元的BS-OUT，调节位同步单元上的可变电容C2，观察数字环的锁定状态和失锁状态。

锁定时BS-OUT信号上升沿位于NRZ-OUT信号的码元中间且在很小范围内抖动；失锁时，BS-OUT的相位抖动很大，可能超出一个码元宽度范围，变得模糊混乱。

3、观察位同步信号抖动范围与位同步器输入信号连“1”或连“0”个数的关系。

调节可变电容使环路锁定且BS-OUT信号相位抖动范围最小（即固有频差最小），增大NRZ-OUT信号的连“0”或连“1”个数，观察BS-OUT信号的相位抖动变化情况。

4、观察位同步器的快速捕捉现象、位同步信号相位抖动大小及同步保持时间与环路固有频差的关系。

先使BS-OUT信号的相位抖动最小，按一下复位键，观察NRZ-OUT与BS-OUT信号的之间的相位关系变化快慢情况，再按一下复位键，观察快速捕捉现象（位同步信号BS-OUT的相位一步调整到位）。

再微调位同步单元的可变电容C2（即增大固有频差）当BS-OUT相位抖动增大时按一下复位键，观察NRZ-OUT信号与BS-OUT信号的相位关变化快慢情况并与固有频差最小时进行定性比较。

五、实验报告要求

1、数字环位同步器输入NRZ码连“1”或连“0”个数增加时，提取的位同步信号相位抖动增大，试解释此现象。

答：

输入NRZ码连“1”或连“0”个数增加时，鉴相器输出脉冲的平均周期增大，数字环路滤波器输出的控制信号平均周期增大，即需要经过更长的时间才对DCO的相位调整一次。

而DCO输出的位同步信号重复频率与环路输入的NRZ码的码速率之间有一定误差，当对DCO不进行相位的调整时，其输出信号的上升沿与码元中心之间的偏差将不断增大，相位调节时间间隔越长这种偏差越大，即位同步信号相位抖动越大。

2、设数字环固有频差为Δf，允许同步信号相位抖动范围为码元宽度TS的η倍，求同步保持时间tC及允许输入的NRZ码的连“1”或“0”个数最大值。

答：

时间内有固有频差产生的相位误差为

时间可等效为相位位值为

，故

；即在

时间内不对DCO进行相位调节，位同步信号抖动范围小于

。

设允许输入的NRZ码的连“1”或连“0”最大个数为M，鉴相N次后DLF才有一个输出信号即对DCO进行一次相位调节，则

，

3、数字环同步器的同步抖动范围随固有频差增大而增大，试解释此现象。

答：

固有频差越大，DCO输出位同步信号与环路输入信号之间的相位误差增大的越快，而环路对DCO的相位调节时间间隔，平均值是不变的（当输入信号一定时），故当固有频差增大时，位同步信号的同步抖动范围增大。

4、若将AMI码或HDB3码整流后作为数字环位同步器的输入信号，能否提取出位同步信号?

为什么？

对这两种码的信息代码中连“1”个数有无限制？

对AMI码的信息代码中连“0”个数有无限制？

对HDB3码的信息代码中连“0”个数有无限制？

为什么？

答：

能。

因为将AMI码或HDB3码整流后得到的是一个单极性归零码，其上升沿使鉴相器输出高电平，从而使同步正常工作。

对这种码的信息代码连“1”个数无限制，因为连“1”代码对应AMI码及HDB3码为宽度等于码元宽度一半的正脉冲或负脉冲，整流后全为占空比为0.5的正脉冲，脉冲上升沿的个数等于信息代码“1”码的个数；对AMI码的信息代码中连“0”个数有限制，因AMI码连“0”个数等于信息代码连“0”个数，不产生脉冲，也就没有上升沿；对HDB3码的信息代码中连“0”个数无限制，因为不管信息代码连“0”个数有多大，HDB3码中连“0”个数最多为3.即鉴相器在四个码元内至少工作一次。

5、试提出一种新的环路滤波器算法，使环路具有更好的抗噪能力。

答：

数字环路滤波器由软件完成。

可采用许多种软件算法，一种简单有效的方法是对一组N0作平均处理。

设无噪声时环路锁定后ui与uo的相位差为N0/2，则在噪声的作用下，锁定时的相位误差可能大于N0/2也可能小于N0/2。

这两种情况出现的概率相同，所以平均处理可以减小噪声的影响，m个Nd值的平均值为N1，数字滤波器的输出为Nc=No/2+Nd。

6、试解释本实验使用的数字锁相环快速捕捉机理，并与超前滞后型数字环进行比较。

答：

这个实验中可对DCO的分频比任意调节，一次调节就可以使环路锁定，而在超前滞后型数字环中每次调节只能使DCO的分频比增大1或者减1，需多次调节才能使环路锁定。

实验六帧同步

一、实验目的

1.掌握巴克码识别原理。

2.掌握同步保护原理。

3.掌握假同步、漏同步、捕捉态、维持态概念。

二、实验内容

1.观察帧同步码无错误时帧同步器的维持态。

2.观察帧同步码有一位错误时帧同步器的维持态和捕捉态。

3.观察同步器的假同步现象和同步保护作用。

三、基本原理

在时分复用通信系统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，可以集中插入、也可以分散插入。

本实验系统中帧同步识别码为7位巴克码，集中插入到每帧的第2至第8个码元位置上。

帧同步模块的原理框图如图6-1所示，电原理图如图6-2所示（见附录），其内部只使用+5V电压。

本模块有以下测试点及输入输出点：

S-IN数字基带信号输入点（2个）

BS-IN位同步信号输入点（2个）

GAL巴克码识别器输出信号测试点

÷2424分频器输出信号测试点

TH判决门限电平测试点

FS帧同步信号测试点

图6-1中各单元与电路板上元器件的对应关系如下：

÷24分频器U60、U61：

计数器4017；U58:

C、U58:

E：

或门4071

移位寄存器U50、U51：

四位移位寄存器74175

相加器U52：

可编程逻辑器件GAL20V8

判决器U53：

可编程逻辑器件GAL20V8

单稳U59：

单稳态触发器4528

与门1U56:

A：

与门7408

与门2U56:

C：

与门4708

与门3U56:

D：

与门7408

与门4U56:

B：

与门7408

或门U58:

A：

或门4071

÷3分频器U54：

计数器4017

触发器U55：

JK触发器4027

图6-1帧同步模块原理框图

从总体上看，本模块可分为巴克码识别器及同步保护两部分。

巴克码识别器包括移位寄存器、相加器和判决器，图6-1中的其余部分完成同步保护功能。

移位寄存器由两片74175组成，移位时钟信号是位同步信号。

当7位巴克码全部进入移位寄存器时，U50的Q1、Q2、Q3、Q4及U51的Q2、Q3、Q4都为1，它们输入到相加器U52的数据输入端D0~D6，U52的输出端Y0、Y1、Y2都为1，表示输入端为7个1。

若Y2Y1Y0=100时，表示输入端有4个1，依此类推，Y2Y1Y0的不同状态表示了U52输入端为1的个数。

判决器U53有6个输入端。

IN2、IN1、IN0分别与U52的Y2、Y1、Y0相连，L2、L1、L0与判决门限控制电压相连，L2、L1已设置为1，而L0由同步保护部分控制，可能为1也可能为0。

在帧同步模块电路中有三个发光二极管指示灯P1、P2、P3与判决门限控制电压相对应，即从左到右与L2、L1、L0一一对应，灯亮对应1，灯熄对应0。

判决电平测试点TH就是L0信号，它与最右边的指示灯P3状态相对应。

当L2L1L0=111时门限为7，三个灯全亮，TH为高电平；当L2L1L0=110时门限为6，P1和P2亮，而P3熄，TH为低电平。

当U52输入端为1的个数（即U53的IN2IN1IN0）大于或等于判决门限于L2L1L0，识别器就会输出一个脉冲信号。

当基带信号里的帧同步码无错误时（七位全对），把位同步信号和数字基带信号输入给移位寄存器，识别器就会有帧同步识别信号GAL输出，各种信号波形及时序关系如图6-3所示，GAL信号的上升沿与最后一位帧同步码的结束时刻对齐。

图中还给出了÷24信号及帧同步器最终输出的帧同步信号FS-OUT，FS-OUT的上升沿稍迟后于GAL的上升沿。

图6-3帧同步器信号波形

÷24信号是将位同步信号进行24分频得到的，其周期与帧同步信号的周期相同（因为一帧24位是确定的），但其相位不一定符合要求。

当识别器输出一个GAL脉冲信号时（即捕获到一组正确的帧同步码），在GAL信号和同步保护器的作用下，÷24电路置零，从而使输出的÷24信号下降沿与GAL信号的上升沿对齐。

÷24信号再送给后级的单稳电路，单稳设置为下降沿触发，其输出信号的上升沿比÷24信号的下降沿稍有延迟。

同步器最终输出的帧同步信号FS是由同步保护器中的与门3对单稳输出的信号及状态触发器的Q端输出信号进行“与”运算得到的。

电路中同步保护器的作用是减小假同步和漏同步。

当无基带信号输入（或虽有基带信号输入但相加器输出低于门限值）时，识别器没有输出（即输出为0），与门1关闭、与门2打开，单稳输出信号通过与门2后输入到÷3电路，÷3电路的输出信号使状态触发器置“0”，从而关闭与门3，同步器无输出信号，此时Q的高电平把判决器的门限置为7（P3灯亮）、且关闭或门、打开与门1，同步器处于捕捉态。

只要识别器输出一个GAL信号（因为判决门限比较高，这个GAL信号是正确的帧同步信号的概率很高），与门4就可以输出一个置零脉冲使÷24分频器置零，÷24分频器输出与GAL信号同频同相的的周期信号（见图6-3）。

识别器输出的GAL脉冲信号通过与门1后使状态触发器置“1”，从而打开与门3，输出帧同步信号FS-OUT，同时使判决器门限降为6（P3灯熄）、打开或门、同步器进入维持状态。

在维持状态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。

但假识别信号与单稳输出信号不同步，故与门1、与门4不输出假识别信号，从而使假识别信号不影响÷24电路的工作状态，与门3输出的仍是正确的帧同步信号。

实验中可根据判决门限指示灯P3判断同步器处于何种状态，P3亮为捕捉态，P3熄为同步态。

在维持状态下，识别器也可能出现漏识别。

但由于漏识别概率比较小，连续几帧出现漏识别的概率更小。

只要识别器不连续出现三次漏识别，则÷3电路不输出脉冲信号，维持状态保持不变。

若识别器连续出现三次漏识别，则÷3电路输出一个脉冲信号，使维持状态变为捕捉态，重新捕捉帧同步码。

不难看出，若识别器第一次输出的脉冲信号为假识别信号（即首次捕获到的是信息数据中与帧同步码完全相同的码元序列），则系统将进入错误的同步维持状态，由于本实验系统是连续传输以一帧为周期的周期信号，所以此状态将维持下去，但在实际的信息传输中不会连续传送这种周期信号，因此连续几帧都输出假识别信号的概率极小，所以这种错误的同步维持状态存在的时间是短暂的。

当然，同步保护器中的÷3电路的分频比也可以设置为其它值，此值越大，在维持状态下允许的识别器的漏识别概率也越大。

在维持态下对同步信号的保护措施称为前方保护，在捕捉态下的同步保护措施称为后方保护。

本同步器中捕捉态下的高门限属于后方保护措施之一，它可以减少假同步概率，当然还可以采取其它电路措施进行后方保护。

低门限及÷3电路属于前方保护，它可以保护已建立起来的帧同步信号，避免识别器偶尔出现的漏识别造成帧同步器丢失帧同步信号即减少漏同步概率。

同步器中的其它保护电路用来减少维持态下的假同步概率。

四、实验步骤

本实验使用数字信源单元及帧同步单元。

1、熟悉帧同步单元的工作原理，将信源单元的NRZ-OUT、BS-OUT用信号连线分别与帧同步单元的S-IN、BS-IN对应相连，接通实验箱电源。

2、观察同步器的维持态（同步态）

将数字信源单元的K1（左边的8位微动开关）置于×1110010状态（110010为帧同步码，×是无定义位，可任意置“1”或置“0”），K2置为10000000状态、K3则置为全0状态，示波器CH1接信源单元的NRZ-OUT，CH2分别接帧同步单元的GAL、÷24、TH及FS，观察并纪录上述信号波形以及与NRZ-OUT的相位关系（注意：

TH为0电平，帧同步模块的P3指示灯熄，P1、P2亮，表示识别门限为6）。

使信源的帧同步码（注意是K1的第2位到第8位）中错一位，重新观察上述信号，此时GAL、÷24、TH、FS应不变。

使信源帧同步码再错一位重作上述观察。

（此时同步器应转入捕捉态，仅÷24波形不变，请根据原理框图分析思考此过程）。

3、观察同步器的捕捉态（失步态）

上步中电路已经由同步态变为捕捉态，示波器仍观察÷24信号，此时断开电源，再接通电源，可看到÷24波形的下降沿已不再对准第一个数据位（相位随机），观察其他信号可见TH为高电平，FS无输出。

将信源K1从刚才错两位状态还原为仅错一位状态，观察÷24信号相位是否变化。

再将信源K1还原为正确的帧同步码（×1110010），观察÷24信号相位是否变化。

分析÷24信号相位变化原因，从而理解同步器从失步态转为同步态的过程。

4、观察识别器假识别现象及同步保护器的保护作用。

上步中同步器转为同步状态后，使信源单元的K2或K3中出现1110010状态（与1110010状态有一位不同的状态也可），示波器CH1接NRZ-OUT，CH2分别接GAL和FS，观察识别器假识别现象，理解同步保护电路的保护作用。

五、实验报告要求

1.根据实验结果，画出同步器处于同步状态及失步状态时同步器各点波形。

答：

帧同步输出和假识别输出测试点（双踪观察），输出的波形（将SW103、SW104、SW105），设置为011100101010101001110010）。

2.本实验中同步器由同步态转为捕捉态时÷24信号相位为什么不变？

答：

因判决器无输出，与门4无输出，故÷24（24分频）电路无复位脉冲，其输出的÷24