北科大 机组原理第四次实验简单模型机设计实验.docx

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北科大机组原理第四次实验简单模型机设计实验

北京科技大学计算机与通信工程学院

实验报告

实验名称：

简单模型机设计实验

学生姓名：

专业：

计算机与科学技术

班级：

学号：

指导教师：

实验成绩：

实验地点：

实验时间：

2015年6月16日

一、实验目的与实验要求

1、实验目的

（1）掌握一个简单CPU的组成原理

（2）在掌握部件单元电路的基础上，进一步将其构造一台基本模型计算机

（3）为其定义五条机器指令，编写相应的微程序，并上机调试掌握整机概念。

（4）掌握Cache控制器的原理及其设计方法。

（5）熟悉FPGA应用设计及EDA软件的使用。

（6）熟悉QuartusII软件的使用及FPGA应用设计

2、实验要求

（1）学会使用联机写入实验程序，并校验程序

（2）了解简单模型机的工作原理，并利用5条指令编写程序，使之在简单模型机上运行。

（3）学会扩展模型机的指令集，并应用扩展后的指令集编写程序验证其功能。

（4）用画图方式给出FPGA外围电路接线图。

（5）将设计文件下载到实验箱中，观察Cache的运行结果。

（6）通过观察Cache存储器的执行情况，描述其工作原理和特点。

二、实验设备（环境）及要求

拥有QuartusII的电脑一台、熟悉verilog语言的编写方法

三、实验内容与步骤

1、实验1

（1）实验内容

实现一个简单的CPU，并且在此CPU的基础上，继续构建一个简单的模型机计算机。

使用5条机器指令编写程序，并扩展指令集，并下载到实验箱中验证其功能。

（2）主要步骤

①联机写入实验程序，并进行校验。

选择联机软件的“转储”->“装载”功能，在打开文件对话框上选择文件，软件自动将机器程序和微程序写入指定单元。

选择联机软件的“转储”->“刷新指令区”可以读出下位机所有的机器指令和微指令，并在指令区显示，对照文件检查微程序和机器程序是否正确，如果不正确，则说明写入操作失败，应重新写入，可以通过联机软件单独修改某个单元的指令，以修改微指令为例，先用鼠标左键单击指令区的“微存”TAB按钮，然后再单击需修改单元的数据，此时该单元变为编辑框，输入6位数据并回车，编辑框消失，并以红色显示写入的数据。

程序代码如下：

; //***** Start Of Main Memory Data *****//

  $P 00 20    ; START:

 IN  R0   从IN单元读入数据送R0

  $P 01 00    ; ADD R0,R0       R0和自身相加，结果送R0

  $P 02 30    ; OUT R0          R0的值送OUT单元显示

  $P 03 E0    ; JMP START       跳转至00H地址

  $P 04 00    ; 

  $P 05 50    ; HLT             停机

; //***** End Of Main Memory Data *****//

; //** Start Of MicroController Data **//

  $M 00 000001    ; NOP

  $M 01 006D43    ; PC->AR,PC加1

  $M 03 107070    ; MEM->IR, P<1>

  $M 04 002405    ; R0->B

  $M 05 04B201    ; A加B->R0

  $M 1D 105141    ; MEM->PC

  $M 30 001404    ; R0->A 

  $M 32 183001    ; IN->R0 

  $M 33 280401    ; R0->OUT

  $M 35 000035    ; NOP

  $M 3C 006D5D    ; PC->AR,PC加1

; //** End Of MicroController Data **//

②根据对实验原理的描述给出实验接线图，在断电状态下连接实验电路图，并检查无误。

打开电源开关，如果听到“嘀”报警声，说明有总线竞争现象，应立即关闭电源，重新检查连线或开关情况，直到错误排除。

原理图如下：

③运行程序。

将MC单元的编程开关置为“运行”档，MEM单元的编程开关也置为“运行”档，进入软件界面，选择菜单命令“实验”->“简单模型机”，打开简单模型机数据通路图。

按动CON单元的总清按钮CLR，然后通过软件运行程序，选择相应的功能命令，即可联机运行、监控、调试程序，当模型机执行完JMP指令后，检查OUT单元显示的数是否为IN单元值的2倍。

在数据通路图和微程序流中观测指令的执行过程，并观测软件中地址总线、数据总线以及微指令显示和下位机是否一致。

数据通路图如下：

④扩展指令集，使得程序由原有的无限循环变为执行一次后停机。

所改代码如下：

  $P 00 20    ; START:

 IN  R0   从IN单元读入数据送R0

  $P 01 00    ; ADD R0,R0       R0和自身相加，结果送R0

  $P 02 30    ; OUT R0          R0的值送OUT单元显示

  $P 03 E0    ; JMP START       跳转至00H地址

  $P 04 05    ; 

  $P 05 50    ; HLT             停机

2、实验2

（1）实验内容

用文字描述或画图方式给出FPGA外围电路接线图。

在QuartusII软件中分别输入存储单元、Cache存储体、区表存储体、低地址发生器、顶层实体等各种设计文件，然后进行编译、仿真、下载并观察执行结果。

自行设置存储器的初始内容以及不同的CPU访存地址，观察Cache存储器的执行情况，并描述其工作原理和特点。

（2）主要步骤

①使用QuartusII软件编辑实现相应的逻辑并进行编译，直到编译通过，参照芯片引脚定义，对Cache控制器输入输出引脚进行绑定，并重新编译生成包含引脚绑定信息的编程文件。

实验原理图如下：

②关闭实验系统电源，连接FPGA外围实验电路，并检查无误，其中，CPU访问主存的地址和读信号使用CON单元的二进制开关输入。

实验连线图如下：

③打开实验系统电源，将生成的pof或sof文件下载到FPGA中去。

④将MEM单元的编程开关置为“运行”档，CLR信号由CON单元的CLR模拟给出，按动CON单元的CLR按钮，清空区表。

⑤预先往主存写入数据

数据如下：

; //************************************** // 

; // //

; // Cache 控制器实验指令文件 // 

; // //

; // By TangDu CO.,LTD // 

; // // 

; //************************************** // 

; //***** Start Of Main Memory Data ****** // 

$P 00 11 ; 数据 

$P 01 22 

$P 02 33 

$P 03 44 

$P 04 55 

$P 05 66 

$P 06 77 

$P 07 88 

$P 08 99 

$P 09 AA 

$P 0A BB 

$P 0B CC 

$P 0C DD 

$P 0D EE 

$P 0E FF 

$P 0F 00 

; //****** End Of Main Memory Data ******* // 

用联机软件的“转储”->“装载”功能将该格式（*.TXT）文件装载入实验系统。

装入过程中，在软件的输出区的“结果”栏会显示装载信息，如当前正在装载的是机器指令还是微指令，还剩多少条指令等。

⑥联机软件在启动时会读取所有机器指令和微指令，在指令区显示，软件启动后，也可以选择菜单命令“转储”->“刷新指令区”读取下位机指令，并在指令区显示。

可校验是否装载成功。

⑦CPU访问主存地址由CON单元的SD17…SD10模拟给出，如00000001。

CPU访问主存的读信号由CON单元的K7模拟给出，置K7为低，可以观察到FPGA单元上的L8指示灯亮，L0…L7指示灯灭，表示Cache失效。

此时按动KK+按钮四次，注意数据总线和地址总线上的指示灯的变化情况，地址会依次加一，数据总线上显示的是当前主存数据，按动四次KK+按钮后，L8指示灯变灭，L0…L7上显示的值即为Cache送往CPU的数据。

⑧重新给出主存访问地址，如00000011，L8指示灯变灭，表示Cache命中，说明第0块数据已写入Cache。

⑨记住01H单元的数据，然后通过联机软件，修改01H单元的数据，重新给出主存访问地址00000001，再次观察L0-L7指示灯表示的值是01H单元修改前的值，说明送往CPU的数据是由Cache给出的。

⑩重新给出大于03H地址，体会Cache控制器的工作过程。

四：

实验结果与分析

1、实验1

实验箱运行结果如下：

（1）取指：

（2）IN中数据送入R0

（3）R0数据送入A

（4）R0送入B

（5）A+B送入R0

（6）R0送入OUT，输出

（7）停机

2、实验2

①重新给出主存访问地址，如00000011，L8指示灯变灭，表示Cache命中，说明第0块数据已写入Cache。

②记住01H单元的数据，然后通过联机软件，修改01H单元的数据，重新给出主存访问地址00000001，再次观察L0-L7指示灯表示的值是01H单元修改前的值，说明送往CPU的数据是由Cache给出的。

③重新给出大于03H地址，发现Cache不命中，说明Cache的工作原理是分块的。

第1块数据占据了第0块数据的位置，因此后来再有第0块的地址时，不命中。

五：

结论（讨论）

1、实验结论

（1）掌握了一个简单CPU的组成原理

（2）了解了如何在掌握部件单元电路的基础上，进一步将其构造一台基本模型计算机

（3）定义了五条机器指令，并编写了相应的微程序。

同时，扩展了微指令，并将程序下载入了实验箱并验证成功。

（4）掌握了Cache控制器的原理及其设计方法，了解了如何用QuartusII设计实现Cache的功能。

（5）熟悉FPGA应用设计及EDA软件的使用，成功将程序下载到了实验箱中。

（6）验证了Cache的实际功能，了解了其运行原理。

2、讨论

本次实验中，我们首先做了简单模型机设计实验。

亲身体会了简单模型机的原理构造以及工作过程。

在了解了如何编写微程序后，自己动手设计并实现了相应微程序的功能，并且在实验箱中都体现了出来。

然后，又自习了解了Cache的实际构造以及工作原理，并在实验箱上成功体验出Cache的功能，使我们学到了许多。

六、教师评审

教师评语

实验成绩

签名：

日期：