简易数字信号传输性能分析仪.docx
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简易数字信号传输性能分析仪
2011年全国大学生电子设计竞赛
简易数字信号传输性能分析仪（E题）
【本科组】
2011年9月6日
摘要
本系统基于XilinxSpartan系列FPGA设计的一个简易数字信号传输性能分析仪，ISE环境下使用Verilog语言编程，产生m序列，并且可以数据率10K~100K的变化，从而实现数字信号发生器和为伪随机信号发生器。
利用信号经过低通滤波器和对伪随机信号的衰减求和来模拟传输信道。
数字信号分析电路利用锁相环来提取同步时钟，以此显示数字信号的眼图。
关键词：
FPGA；m序列；信道模拟；低通滤波；锁相环；眼图；
目录
1系统方案1
1.1信号发生模块的论证与选择1
1.2低通滤波器的论证与选择1
1.3电源模块的论证与选择2
2系统理论分析与计算2
2.1低通滤波器设计2
2.1.1定义:
2
2.1.2带外衰减:
2
2.2m序列数字信号2
2.2.1定义：
2
2.2.2特性：
3
2.2.3产生：
3
2.3同步信号提取3
2.3.1定义：
3
2.3.2原理：
3
2.3.3通过数字锁相环同步频率4
2.4眼图显示方法：
4
2.42成因：
4
2.43作用：
4
3电路与程序设计4
3.1电路的设计4
3.1.1系统总体框图4
3.1.2数字信号发生子系统框图与电路原理图5
3.1.3信号处理子系统框图与电路原理图6
3.1.4电源7
3.2程序的设计8
3.2.1程序功能描述与设计思路8
3.2.2程序流程图8
4测试方案与测试结果10
4.1测试方案10
4.2测试条件与仪器11
4.3测试结果及分析11
4.3.1测试结果（数据）13
4.3.2测试分析与结论15
附录1：
电路原理图16
附录2：
源程序17
简易数字信号传输性能分析仪（E题）
【本科组】
1系统方案
本系统主要由信号发生模块、低通滤波器模块、电源模块、数字信号分析模块，组成，下面分别论证这几个模块的选择。
1.1信号发生模块的论证与选择
数字信号发生器实现函数f1（x），产生伪随机序列，它的逻辑功能包括逻辑移位和逻辑反馈。
使用的逻辑功能器件包括移位寄存器和异或门等器件，可以有如下方案完成。
方案一：
分立原件设计方案
运用移位寄存器芯片与异或门等数字芯片，通过晶体振荡器产生同步时钟。
在同步时钟作用下，通过各种逻辑关系构成。
这种设计方案的优点是结构简单，调试方便，缺点是灵和性差，集成度低，没有可编程逻辑器件编程灵活的优点，且反馈线路多，制作PCB板相对困难。
方案二：
单片机编程设计方案
利用单片机的定时器提供同步时钟，通过的CPU建立伪随机序列产生多项式，对单片机端口的编程输出信号。
它的优点是定时器编程灵活，伪随机序列产生方便，缺点是由于定时器的中断响应的延时，使通信信号产生抖动。
当速率较高时，单片机的时钟较低而不能满足要求
方案三：
可编程逻辑器件方案
现场可编程逻辑器件（FPGA）具有非常高的时钟和大的逻辑处理容量，灵活的编程功能，它不仅能够非常方便的实现逻辑移位、逻辑运算，以及数字信号处理能力，如数字低通滤波器、数字带通滤波器等。
同时对时钟分频，锁相，以及并行处理。
因此，通过一片FPGA可以兼顾信号的伪随机码产生和噪声码的产生。
同时，由于FPGA端口电平的灵活性，非常方便与其它电平兼容。
综合以上三种方案，选择方案三。
1.2低通滤波器的论证与选择
在本方案中，由于采用FPGA方案，对低通滤波器的选择有两种途径，一种是使用数字滤波加上D/A转换器，另一种是数字输出后使用模拟滤波器。
前者具有较好的灵活性，但是，D/A转换器的精度，以及数字采样速率会影响波形质量，所以，一般情况下还需要一个低通滤波器。
另一种途径是直接采用模拟滤波器，对不同频率使用不同的参数。
比较两种途径，我们认为使用模拟滤波器方案比较成熟，通过电阻的变化替代数字滤波器更为简单。
所以，本方案使用模拟滤波器。
下面分析模拟滤波器设计的几种方案：
方案一：
使用契比雪夫滤波器，设计二阶低通滤波器，特点是Q值较高，但是通带内外起伏大，对于通信编码信号影响大，产生失真。
方案二：
使用巴特沃斯低通滤波器，设计二阶低通滤波器，特点是Q值低，但是频带内外平坦，适合于通信数字编码的边缘滤波。
为了保证滤波特性，可以使用三阶滤波，从而使滤波效果更好，。
方案三：
使用巴特沃斯滤波器，在技术方案中，使用双二次型巴特沃斯滤波器。
它与压控电压源或无限增益多路反馈滤波器相比，它要用更多的元件，但却便于调整并具有很好的稳定性，并且调整频率是独立的。
综合以上三种方案，选择方案三。
1.3电源模块的论证与选择
方案一：
信号发生器供电，电压可调选择的电压范围大，精度高。
但端口有限。
方案二：
自制电源模块，此次系统的供电电压有3.3v，±5v，±12v几种从方便使用，便于与系统集成
综合考虑采用自制电源模块。
1.4数字信号分析模块的论证与选择
方案一：
基于FPGA的锁相环提取同步时钟很高的灵活性和可靠性,可以提高集成度和设计速度,增强系统的整体性能。
方案二：
数字锁相环提取同步时钟，因为数字信号产生与分析要在两块板子上且用整块FPGA来做锁相环经济上不合适。
综合考虑采用方案二。
2系统理论分析与计算
2.1低通滤波器设计
2.1.1定义:
让某一频率以下的信号分量通过，而对该频率以上的信号分量大大抑制的电容、电感与电阻等器件的组合装置。
2.1.2带外衰减:
理想情况下带外（通带以外,或称阻带,应该去除过度带）幅度为0,但是实际上带外仍有一定的很小的幅度,这个幅度的最大值称为带外衰减,记为Alphaps.为达到题目所给要求我们采用双二次低通滤波器通过基本电路，在通过滤波器设计软件设计出所需的个电阻，电容值。
2.2m序列数字信号
2.2.1定义：
m序列是最简单，最容易实现的一种周期性伪随机序列，又被称作最长线性移位寄存器序列，它是由带线性反馈的移存器产生的周期最长的一种序列。
它的周期是
，n是移位寄存器的级数。
m序列是一伪随机序列，具有与随机噪声类似的尖锐自相关特性，但它不是真正随机的，而是按一定的规律形式周期性地变化。
m序列的产生：
图xm序列的产生
2.2.2特性：
随机性和自相关特性。
2.2.3产生：
由图得移位寄存器、反馈抽头及模2加法器组成的，利用verilog编写的D触发器用门级结构产生m序列。
（1）m序列：
最长线性反馈移存器序列的简称。
（2）要构成m序列发生器，关键是确定其特征多项式，并且特征多项式为本原多项式。
n级线性反馈移存器能产生的m序列（p<2n-1）的充要条件是：
移存器的多项式f（x）为本原多项式。
f（x）为既约多项式（即不能分解因式的多项式）；
f（x）可整除（xp+1）,p=2n-1;
f（x）除不尽（xq+1）,q则称f（x）为本原多项式。
2.3同步信号提取
2.3.1定义：
锁相环路是一种反馈电路，锁相环的英文全称是Phase-LockedLoop,简称PLL。
其作用是使得电路上的时钟和某一外部时钟的相位同步。
锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。
2.3.2原理：
锁相环路是一个相位反馈自动控制系统。
它由以下三个基本部件组成：
鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。
其组成方框图如下所示。
图x锁相环原理电路
2.3.3通过数字锁相环同步频率
2.4眼图显示方法：
图x眼图2.41观察眼图的方法是：
用一个示波器跨接在接收滤波器的输出端，然后调整示波器扫描周期，使示波器水平扫描周期与接收码元的周期同步，这时示波器屏幕上看到的图形像人的眼睛的图像即为眼图。
2.42成因：
眼图的成因：
由于示波器的余辉作用，扫描所得的每一个码元波形将重叠在一起，从而形成眼图。
2.43作用：
眼图的“眼睛”张开的大小反映着码间串扰的强弱。
“眼睛”张的越大，且眼图越端正，表示码间串扰越小；反之表示码间串扰越大。
3电路与程序设计
3.1电路的设计
3.1.1系统总体框图
系统总体框图如图1所示
，
图1系统总体框图
3.1.2数字信号发生子系统框图与电路原理图
1、FPGA数字信号发生系统子系统框图
图2FPGA数字信号发生子系统子系统框图
3.1.3信号处理子系统框图与电路原理图
1、低通滤波子系统框图
图3低通滤波子系统框图
2、信号叠加子系统电路图
图4信号叠加子系统电路
3、锁相环提取同步时钟电路图
图5锁相环提取同步时钟电路图
4、带通滤波器电路图
图6带通滤波器电路图
3.1.4电源
电源由变压部分、滤波部分、稳压部分组成。
为整个系统提供±5V,±12V或±15V电压，确保电路的正常稳定工作。
这部分电路比较简单，都采用三端稳压管实现。
不详细介绍。
3.2程序的设计
3.2.1程序功能描述与设计思路
1、程序功能描述
根据题目要求软件部分主要实现数字信号的发生均用verilog实现。
1）根据题目要求利用线性移位寄存器产生数字信号
，和伪随机信号
的m序列。
2）数字信号的数据率为10K～100K可调，步进为10K。
3）数字信号编码为曼彻斯特编码。
4）消除应信号与时钟竞争与冒险而产生的毛刺。
2、程序设计思路
m序列可用移位寄存器产生，可在FPGA中用verilog实现，数据率可调可用选择不同的时钟分频实现。
曼彻斯特码，可用编码与同步时钟异或得到。
3.2.2程序流程图
1、主程序流程图
2、消除毛刺程序流程图：
4测试方案与测试结果
4.1测试方案
1、硬件测试
1）低通滤波器测试：
在低通滤波器模块的输入端输入方波，改变输入方波的频率到截止频率输出波形的衰减大于40dB/十频程。
2）累加模块测试：
在累加模块的输入端分别加数字信号与经过衰减的信号看输出波形是否有叠加，有则累加成功。
3）锁存器模块测试：
2、软件仿真测试
利用modelsim对verilog代码进行测试得到数字信号发生器的输出
输出波形如图所示：
图7仿真波形
4.2测试条件与仪器
测试条件：
检查多次，仿真电路和硬件电路必须与系统原理图完全相同，并且检查无误，硬件电路保证无虚焊。
测试仪器：
高精度的数字毫伏表，模拟示波器，数字示波器，数字万用表，指针式万用表。
4.3测试结果及分析
（1）伪随机信号的衰减
基本部分：
要求固定衰减到100mV，测得数据是：
94.9mV，
分析：
绝对误差：
5.1mV；相对误差5.1%，符合题目要求。
提高部分：
要求幅值可调至100mV~TTL（FPGA输出为3.3V）
测得数据：
96.7mV~3.3V，满足题意要求。
（2）低通滤波器性能测试
记录测试幅度：
信号源输出5V（节选数据）
输出频率
100kHz
200kHz
500kHz
70k
4.29V
80k
4.10V
90k
3.80V
100k
3.57V
110k
3.22V
120k
2.98V
130k
2.70V
140k
2.46V
170k
4.46V
180k
4.16V
190k
3.84V
200k
3.62V
210k
3.37V
220k
3.08V
230k
2.81V
240k
2.56V
250k
2.35V
470k
4.56V
480k
4.25V
490k
3.94V
500k
3.62V
510k
3.39V
520k
3.07V
530k
2.87V
540k
2.55V
550k
2.24V
f=100kHz：
通频带增益1.03截止频率：
102.6kHz
f=200kHz:
通频带增益1.05截止频率：
208.7kHz
f=500kHz:
通频带增益1.02截止频率：
512kHz
4.3.2FPGA信号产生:
4.3.3眼图测试截图:
（1）未接噪声的信号眼图：
（2）引入噪声的的信号眼图：
4.3.4测试分析与结论
根据上述测试数据，可以得出以下结论：
1、数字信号V1信号率为10kbps~100kbps，按10k步进可调，误差小于1%，且输出为TTL电平；并可以输出曼彻斯特码
2、3个低通滤波器带外衰减不少于40dB/十倍频程；三个滤波器的截止频率分别为100kHz、200kHz、500kHz，截止频率误差绝对值不大于5％；滤波器的通带增益AF在0.2~4.0范围内可调。
3、伪随机信号发生器用来模拟信道噪声的数据率为10Mbps，误差绝对值不大于1％；输出信号峰峰值为100mV~TTL电平。
4、可以利用数字信号发生器产生的时钟信号V1-clock进行同步，显示数字信号V2a的信号眼图，并测试眼幅度。
5、数字信号分析电路能从V2a中提取同步信号V4-syn并输出；同时，利用所提取的同步信号V4-syn进行同步，正确显示数字信号V2a的信号眼图。
综上所述，本设计达到设计要求。
附录1：
电路原理图
附录2：
源程序
//顶层模块
moduleTOP（
inputCLK_50M,
inputRST,
input[3:
0]CMD,
outputRANDOM,
outputNOISE,
outputCLK_OUT,
outputyuancode
）;
wireCLK_10M;
wire[14:
0]CLK_BUS;
wireb;
wireclk_2x;
wirea;
CLK_DIVu1（
.CLK_10M（CLK_10M）,
.CLK_100K（CLK_100K）,
.CLK_90K（CLK_90K）,
.CLK_80K（CLK_80K）,
.CLK_70K（CLK_70K）,
.CLK_60K（CLK_60K）,
.CLK_50K（CLK_50K）,
.CLK_40K（CLK_40K）,
.CLK_30K（CLK_30K）,
.CLK_20K（CLK_20K）,
.CLK_10K（CLK_10K）,
.CLK_50M（CLK_50M）,
.RESET（RST）,
.CLK_200K（CLK_200K）,
.CLK_180K（CLK_180K）,
.CLK_160K（CLK_160K）,
.CLK_140K（CLK_140K）,
.CLK_120K（CLK_120K）
）;
SHIFTREG0u2（
.CLK_MUX（b）,
.RST（RST）,
.NOISE（noise）
）;
SHIFTREGu3（
.CLK_10M（CLK_10M）,
.RST（RST）,
.RANDOM（RANDOM）
）;
CTRLu4（
.CLK_50M（CLK_50M）,
.CMD（CMD）,
.CLK_BUS（CLK_BUS）,
.CLK_MUX（b）,
.CLK_2X（clk_2x）
）;
xorxor1（a,noise,b）;
Dflopdflop1（
.d（a）,
.clk（clk_2x）,
.clr（RST）,
.q（NOISE）
）;
assignCLK_BUS={CLK_200K,CLK_180K,CLK_160K,CLK_140K,CLK_120K,
CLK_100K,CLK_90K,CLK_80K,CLK_70K,CLK_60K,
CLK_50K,CLK_40K,CLK_30K,CLK_20K,CLK_10K};
assignCLK_OUT=b;
assignyuancode=noise;
endmodule
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