基于 CMOS 工艺的全芯片 ESD 保护电路设计.docx

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基于CMOS工艺的全芯片ESD保护电路设计

微电子技术课程设计任务书及报告（论文）

题目基于CMOS工艺的全芯片ESD保护电路设计

学院通信与电子工程学院

专业班级电信141

学号2014134061

学生姓名邹升华

微电子技术课程设计任务书

题目

基于cmos工艺的全芯片esd保护电路设计

题目类型

□设计□论文□其他

学院

通信与电子工程学院

专业班级

电信141

任务要求（题目来源、应完成的主要内容、基本要求及成果形式、应收集的资料及主要参考文献等）

题目来源：

随着如今IC工艺由微米量级向纳米量级过渡，制程进一步提升，单个器件所能承受的静电电压/电流值持续减小。

另外低压、射频等特殊运用又对芯片静电防护提出了新的要求。

在过去的一份统计中，每年半导体产业由于ESD/EOS问题所带来的经济损失就高达数百亿美元。

主要内容：

介绍了几种常用ESD保护器件的特点和工作原理,通过分析各种ESD放电情况,对如何选择ESD保护器件,以及如何设计静电泄放通路进行了深入研究,提出了全芯片ESD保护电路设计方案,并在XFAB0.6μmCMOS工艺上设计了测试芯片。

基本要求：

对ESD保护器件有7个基本要求:

1）能为静电提供有效的（快速低阻）泄放通路;2）通过正常的I/O信号时不工作;3）引入较低的电容、电阻;4）在保证健壮性的同时,尽可能减小面积;5）对锁闭（latchup）有较高的免疫;6）尽量不增加掩模,不修正工艺步骤,与普通工艺保持兼容;7）有较高的耐压能力

成果形式;仿真结果

主要参考文献：

[1]向洵，刘凡，《基于C1VIOS工艺的全芯片ESD保护电路设计》，2010

[2]　何林峰《基于CMOS工艺的全芯片ESD设计》

[3]　陈志钧《CMOS集成电路ESD保护技术的研究和设计》

[4]　姜玉稀，曹家麟《深亚微米CMOS工艺下全芯片ESD设计与仿真的研究》

[5]　王怡飞，郭立《CMOS片上ESD保护电路设计研究》

基于CMOS工艺的全芯片ESD保护电路设计

摘要:

介绍了几种常用ESD保护器件的特点和工作原理,通过分析各种ESD放电情况,对如何选择ESD保护器件,以及如何设计静电泄放通路进行了深入研究,提出了全芯片ESD保护电路设计方案,并在XFAB0.6μmCMOS工艺上设计了测试芯片。

测试结果表明,芯片的ESD失效电压达到5kV。

关键词:

CMOS;ESD;全芯片ESD保护

Abstract：

CharacteristicsandoperationalprincipleofESDprotectiondeviceswerepresented.BasedontheanalysesofESDdischarge,methodsfordesigningallchipESDprotectioncircuitwasdescribed,imcludingtheusageofESDprotectiondeviceandthedesignofelectrostaticdischargepath.TestchipwasfabricatedinXFAB's0.6μmCMOSprocess.TestresultsshowedthattheESDfailurevoltagereachedupto5kV.

Keywords:

CMOS;ESD;AllchipESDprotection

1引言

静电是一种普遍存在与大自然中的现象。

在正确认识分子和原子结构以前，人们对静电的认识来主要自于生活经验，比如用毛皮摩擦橡胶棒或丝绸摩擦金属棒能够吸引/排斥不同的带电物体。

无处不在的静电时时刻刻地影响着人类的生产生活，人们对静电所带来不利影响的认识，甚至要早于对静电本身机理的认识。

早在工业社会前的欧洲，就有因为在干燥冬季时人体毛发产生静电导致面粉磨坊爆炸的案例。

电力革命后的数百年，人类开始理解、利用电子，并开始正确认识静电产生机理，提出了一系列防静电的防护方案（如空气加湿，使用防静电的地毯等），有效保障了一些敏感机械设备或仪器（在固定环境下）的正常运行。

随着电子信息时代的到来，过去需要在特定环境下才能使用的大型精密电子设备开始小型化，走向每个人的家庭、办公室，甚至每个人的口袋中。

使用环境的多样化对静电防护工作提出了更高的要求:

由于电子设备使用环境的多样性和随机性，企图通过从产生源头利用“堵”的方式消除静电变得十分困难。

于是工程师们另辟蹊径，利用在目标电路外增加静电放电回路的方式，在终端将静电带来的电荷“梳”走。

这在一定程度上减少了静电对电子设备的影响。

随着电子工业的迅猛发展，集成化的芯片开始逐渐代替过去的板级电路成为电子行业中的主角。

但集成电路工艺的线宽较小，单器件尺寸小，电场密度高，这就注定了集成电路芯片相较于板级电路有着更弱的静电承受能力。

而且随着如今IC工艺由微米量级向纳米量级过渡，制程进一步提升，单个器件所能承受的静电电压/电流值持续减小。

另外低压、射频等特殊运用又对芯片静电防护提出了新的要求。

在过去的一份统计中，每年半导体产业由于ESD/EOS问题所带来的经济损失就高达数百亿美元。

按照如今医院、高铁、飞机等公共服务设施中芯片使用的广泛程度，就算其中有万分之一的芯片受到静电的破坏而失效，都将造成恶劣的后果，对人们的生产生活甚至生命带来严重威肋。

所以对于芯片静电保护的研究，既是一个工程问题，也是一个经济问题，也是一个关乎生命安全的问题。

随着CMOS集成电路产业的高速发展,工艺尺寸越来越小,单位面积芯片上集成的晶体管越来越多,极大地提高了集成电路的运算速度,同时也降低了单个芯片的制造成本。

但是,工艺的进步和尺寸的缩小使ESD问题变得日益严峻。

ESD保护电路的设计是用具有足够泄放电流能力和健壮性的器件为ESD放电提供快速的泄放路径,以保护内部电路不被损坏。

本文首先介绍对ESD器件的要求,然后介绍各种ESD放电情况,以及内部电路的ESD损坏机制;最后,基于XC06工艺,针对各种放电情况,进行ESD保护电路设计。

1.1ESD的概念

在介绍芯片的ESD防护方法之前，先简要介绍一下静电的相关概念。

当两个功函数不同的物体接触、摩擦，并迅速分离后，在这两种物体的表面会分别产生电量相等、极性相反的电荷。

如果其中一种物体是导体，那么在其接地之前它都会携带这些自由电子而带负电;接地后这些自由电子就会移动走，该物体恢复电中性。

而对于绝缘体，由于自由电子移动到了导体上，不能移动的质子所带的正电使得整个物体带电极性为正。

这个过程我们称之为静电充电。

根据产生方式和对芯片影响的不同，我们一般将这些静电所产生的问题分为两类:

ESD和EOS。

ESD（ElectrostaticDischarge），即静电放电。

ESD事件一般伴随着极高的电压（数十伏特至上万伏特）和极大的电流（数安培到数十安培）。

但一般来说ESD事件持续时间较短，在几十到几百纳秒范围内，因此单次ESD事件的总能量在mJ（微焦）量级。

考虑到目前纳米量级的半导体工艺尺寸，这样大小的能量足以使半导体发生击穿、金属线熔断，或使栅氧击穿。

相较而言，EOSCElectricalOverstress）事件所涉及的电压幅值较低，电流级别与ESD相仿（安培量级），但持续时间更长（数微秒甚至是毫秒或更长）。

因此单次EOS事件的总能量要比ESD事件大几个数量级，造成破坏的程度也更大。

因此，本文则是主要着眼于电路或系统中的ESD进行讨论。

2ESD保护器件

2.1CMOS工艺下常用ESD保护器件分析

CMOS（ComplementaryMetal-Oxide-Semiconductor）即互补式金属氧化物半导体，发明于1963年。

在1968年CMOS工艺开始被引入集成电路生产与设计之中。

自此之后CMOS工艺就一直在半导体领域承担着举足轻重的作用。

其有着高性能，低漏电，工艺线宽容易控制的特点。

在从微电子向纳米电子过渡的今天，CMOS工艺依然焕发着活泼的生机。

对于CMOS工艺下的ESD保护来讲，机会与挑战并存。

一方面，多年以来CMOS工艺的广泛使用使得非常多优秀的工程师对基于此种工艺的ESD防护方案做出了许多有意义的研究，留下了诸多相关的ESD设计经验和方法论，很多经典的方案沿用至今。

另一方面，由于CMOS工艺本身的特殊性，例如工艺进步导致的栅漏电增大等因素，使得人们不得不重新审视很多成熟的ESD设计方案在新时代CMOS工艺下的合理性。

并且部分在老工艺下得到充分验证的ESD保护结构，在新工艺中将占用大量的版图面积，并引入了诸多寄生效应和噪声源;大尺寸的ESD放电器件带来了大量漏电，提高了芯片的静态功耗。

这些问题事实上在一定程度上抵消了CMOS工艺线宽减小所带来的成本降低和性能提高。

因此CMOS工艺下的ESD保护依旧是一个值得研究的对象。

2.2ESD保护器件的要求

进行ESD保护电路设计,首先要选择适当的器件,以构建ESD电流泄放通路。

通常,对ESD保护器件有7个基本要求:

1）能为静电提供有效的（快速低阻）泄放通路；2）通过正常的I/O信号时不工作；3）引入较低的电容、电阻；4）在保证健壮性的同时,尽可能减小面积；5）对锁闭（latchup）有较高的免疫；6）尽量不增加掩模,不修正工艺步骤,与普通工艺保持兼容；7）有较高的耐压能力[3]。

其中,1、2、5项为基本要求；3、4项是一致的,增加面积必然导致电容的增加,实际设计时,需要对ESD防护等级和芯片的性能进行折中；对于第6项要求,在普通工艺能达到ESD设计要求的情况下自然满足,但是,先进工艺中,LDD与自对准硅化物（Salicide）使得在设计ESD保护电路时往往不得不增加SAB、ESD注入;如果要求设计满足第6项,则ESD保护电路仅能使用普通器件,如果要满足第7项的要求,则可能要增加SAB、ESD注入,或者需要制造其他高压器件的工艺。

3ESD放电模式与泄放路径

ESD放电基本分为五种情况:

1）I/O到电源的正负静电;2）I/O到地的正负静电;3）I/O之间的正负静电;4）电源到地的正负静电;5）不同类型电源之间以及不同类型地之间的正负静电。

3.1I/O引出端与VDD

在ESD测试中,所有的I/O引出端分别对VDD打三次正电、三次负电,每次打ESD的间隔时间为1s（mil-std-883）。

打ESD时,除了被打ESD的引出端和电源引出端以外,所有的引出端全部悬空,类型相同的VDD引出端测试时连在一起接地,如果有多个类型电源,则分别对各种类型电源进行I/O引出端到电源的ESD测试。

根据图1进行分析,I/O焊盘（PAD1或PAD2）对电源VCC打正电时,ESD电流可以直接沿箭头方向流入VCC焊盘;打负电时,如果I/O焊盘到电源的ESD保护器件是双向的,则负电荷直接从I/O焊盘流入电源,即电流从电源流入I/O焊盘,如果ESD保护器件是单向的,则电流从电源通过电源到地的箝位流入地线,再通过I/O焊盘到地的ESD保护器件流入I/O焊盘。

I/O引出端到GND的电流泄放路径与到电源的情况类似。

3.2　I/O引出端与I/O引出端

I/O引出端之间互打ESD,依次将每个I/O引出端对其他所有I/O引出端进行放电测试。

图1中,PAD1对PAD2打正电时,静电电流泄放路径如图中虚线所示,电流流过PAD1到电源的ESD保护器件,再流过电源到地的箝位电路,最后经过地线从GND到PAD2的ESD保护器件流到PAD2。

3.3　VDD引出端与GND引出端

电源到地打正电时,电流由电源到地的PowerClamp电路流到地;电源到地打负电时,电流由电源到地的反向二极管从地流向电源。

不同类型电源之间打ESD时,电流通过连接不同类型电源的背靠背二极管泄放,即图1中的VCCtoVCCPath和VSStoVSSPath;不同类型地之间也是一样。

4全芯片ESD电路保护设计

通过对ESD器件和ESD电流泄放路径的研究,本文基于XFABXC06标准CMOS工艺,进行全芯片ESD保护电路设计。

系统结构如图2所示,主要包括:

输入级保护电路、输出级保护电路、电源箝位、电源到地的反向二极管、不同电源之间的二极管。

ESD保护电路使用单向导通器件（二极管或有寄生二极管的器件）和强大的电源到地箝位电路,通过低阻电源线与地线连接,为各种ESD放电情况提供有效的泄放路径。

4.1　输入级ESD保护电路

图3（a）中使用二极管作为I/O端的ESD保护电路,提供PD模式、NS模式下的电流泄放通路,但对于ND模式和PS模式,二极管处于反偏状态,反偏箝位电压过高,电流泄放能力较弱,导通电阻较高,使箝位能力不够,且产生的热量较大。

图3（b）中使用GGMOS,相对于二极管,在ND模式和PS模式下,可以工作在snapback状态下,具有较强电流泄放能力和较低的维持电压。

但是,由于较大的MOS管通常在版图上画成多个插指,导致MOS管在ESD发生时开启不均匀,不能很好地完成ESD电流的泄放。

图3（c）中电路的工作原理与图3（b）类似,主要用于双极工艺。

图3（d）中采用主次两级保护结构,主ESD器件为氧NMOS,次级结构为电阻Rs和薄栅GGNMOS。

当ESD发生时,次级GGMOS保护管首先被击穿,电流通过电阻Rs增大在主器件漏端的电压,使器件有效开启。

但这种电路结构没有到电源的泄放通路,PD模式、ND模式下,ESD电流还需要通过电源与地之间的ESD保

护电路来泄放。

当电源轨线较长、寄生电阻较大时,静电来不及泄放,很容易导致内部电路损坏。

综合考虑以上分析,本文设计的输入级ESD保护电路如图4所示。

采用两级保护,第一级为ESD电流提供主要泄放路径,Rs是第一级与第二级之间串联的电阻,一般设计为200～400Ψ,该电阻对ESD电流有阻碍作用,在大电流情况下,与第二级保护电路共同保护输入级电路的栅。

另外,在第一级的栅与电源或地之间,串联阻值为1kΨ的电阻,使MOS管的多个插指均匀开启,并且在ND模式、PS模式下增加GGMOS的导通时间。

图4显示了输入焊盘对VSS打正电和负电时的电流路径,利用NMOS和PMOS寄生体二极管的正向导通和电源箝位来实现。

与四种经典I/OESD保护电路相比,本文设计的ESD保护电路既解决了ND模式和PS模式下图3（a）电路的反偏问题,又解决了图3（b）电路的插指导通不均匀问题。

此外,设计采用的两级保护结构更好地保护了内部电路的栅氧。

不仅如此,该电路采用CMOS工艺提供的普通器件进行设计,未增加掩膜版和额外工艺,在保证ESD性能的前提下,大大降低了成本。

4.2电源箝位

从前面的叙述中可以看出电源箝位在全芯片ESD保护电路设计中的重要性。

可以说,五种情况的ESD测试下,泄放路径几乎都会包含该电路,几种常见的电源箝位电路如图5所示。

图5（a）中使用二极管作为电源到地的箝位电路,当电源对地有一负脉冲时,此二极管正向导通泄放电流;当电源对地有一正脉冲时,二极管反向击穿,将电源电压箝制在一定的电位。

虽然该电路结构简单,但是较高的反向击穿电压不能很好地保护内部电路,而且产生较大的热量,容易损坏二极管。

图5（b）中使用一个大面积的NMOS作为电源到地的箝位电路,当电源对地有一负脉冲时,寄生体二极管正向导通泄放电流;当电源对地有一正向脉冲时,NMOS进入snapback状态,对ESD电流进行泄放。

该电路需占用较大的面积,增加了成本。

图5（c）所示是基于RC的ESD检测电路[4,5],利用电容感应ESD,开启NMOS管对ESD电流进行泄放。

以此为基础,设计了一个电源箝位电路,如图6所示。

图6中,M9是ESD电流泄放管,M1为M2栅极到地提供软连接,M2设计为L很大的倒管,作大电阻使用,M3用作电容。

当VDD突然升高,或者GND突然降低,由于电容电量不能突变,所以M3的栅极电位与地的电压差保持一致,此时,V2的电平被视为低电平,使W/L足够大的M9导通,泄放ESD电流,将VDD与地之间的电平拉近,直到M2对M3充电,使V2处的电压被认为是高电平为止。

4.3　ESD仿真结果

针对ESD的各种放电情况进行仿真。

图7所示为PD模式、NS模式,以及电源对地打正、负静电情况下的仿真结果。

仿真结果表明,无论是I/O端口对VDD、GND,或是VDD对GND的ESD静电,设计均满足要求,ESD电流得到快速、充分的泄放,内部电路各个节点电压都在安全电压范围内。

图7（a）、（b）所示分别为输入端口对VDD打正、负ESD时输入级电路的栅极电压。

可以看出,栅极电压一直处于安全范围内。

图7（c）、（d）所示是电源对地打正、负ESD时芯片的电源电压。

可以看出,ESD电流得到迅速泄放,电压被迅速拉到安全电压范围以内。

其他各种情况的仿真结果均表明,设计满足要求。

5总结

本文系统介绍了全芯片ESD保护电路的设计方法;深入分析了ESD器件的特性要求和选用原则;研究了ESD的各种放电情况,分析了各种情况下ESD电流的泄放路径。

在此基础上,基于XFAB0.6μm标准CMOS工艺,进行全芯片ESD保护电路设计。

设计了输入、输出ESD保护电路,并在电源、地轨线之间均匀布置了一定数量的电源箝位电路。

按照美军标mil-std-883,对测试芯片打ESD,一共30只电路,全部通过最高5kV的ESD测试。

参考文献:

[1]　AMERASEKERAA,DUVVURYC.TheimpactoftechnologyscalingonESDrobustnessandprotectioncircuitdesign[C]//ProcEOS/ESDSymp.LasVagas,NV,USA.1994:

237-245.

[2]　DANIELS,KRIEGERG.ProcessanddesignoptimizationforadvancedCMOSI/OESDprotectiondevices[C]//ProcEOS/ESDSymp.LakeBuenaVista,FL,USA.1990:

206-213.

[3]　AMERASEKERAA,DUVVURYC.ESDinsiliconintegratedcircuits[M].2ndEd.NewYork:

JohnWiley&Sons.2002.

[4]　MERRILLR,ISSAQE.ESDdesignmethodology[C]//ProcEOS/ESDSymp.LakeBuenaVista,FL,USA.1993:

233-237.

[5]　KERM-D.Whole-chipESDprotectiondesignwithefficientVDD-to-VSSESDclampcircuitforsubmicronCMOSVLSI[J].IEEETransElecDev,1999,46

（1）:

173-183.