vhdl设计数字秒表2Word文档格式.docx

1、2.3.1 主控制器设计 2.3.2 十进制计数器模块设计library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 is port（ clk: in std_logic; clr: ena: q :out std_logic_vector（3 downto 0）; co :out std_logic ）;end cnt10;architecture rtl of cnt10 issignal tmp : std_logic_vector（3 downto 0）;begin proc

2、ess（clk,clr,ena） begin if clr=1 then tmp=0000; elsif clkevent and clk= if ena= if tmp=1001 tmp else=tmp+ end if; end if; end if; end process; process（tmp） if tmp= co= else0 q dout1111111end case;end process;end Behavioral;2.3.4 六万分频entity cnt60000 isend cnt60000;architecture rtl of cnt60000 is std_l

3、ogic_vector（15 downto 0）;000000000000000011100111111000002.3.5 显示模块 显示模块由6个共阳极数码管组成2.4设计验证 六进制计数器仿真图 十进制计数器仿真图系统总仿真图管脚定义（1）管脚定义（2）全部管脚定义2.5印制电路板设计3 结束语 本文采用级联的方法，实现了一个具有计时，复位功能的数字秒表，在系统设计中定义了两个计数器电骡模块，来实现数字秒表。控器部分采用MAX+PLUS II进行仿真，仿真结果验证了设计的正确性。致 谢在作者设计的过程中，指导老师陈卫兵给予了大力支持，陈老师认真负责的工作态度，严谨的治学精神和深厚的理论水

4、平使作者受益匪浅。在此表示感谢！参考文献1 李国洪，沈明山.可编程器件EDA技术与实践M. 北京：机械工业出版社，20042 王金明.Verilog HDL程序设计教程M. 北京：人民邮电出版社，20043 潘松、黄继业.EDA技术实用教程M. 北京：科学出版社，20024 徐惠民,安德宁. 数字逻辑设计与VHDL描述M. 北京: 机械工业出版社, 20025 杜建国. Verilog HDL 硬件描述语言M. 北京:国防工业出版社, 2004.16 廖裕平，陆瑞强. 数字电路设计使用MAX+plus IIM. 北京：清华大学出版社，2001Stopwatch Design Based on CPLDAdvisor: Chen Weibing Abstract: this paper designs a digital stopwatch, accurately reflect the timing time, and complete reset, timer function, because use EDA technology design, the scheme has a fast, hardware, small size, high reliability etc.Keywords: digital stopwatch, VHDL, EDA, CPLD