vhdl设计数字秒表2Word文档格式.docx
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2.3.1主控制器设计
2.3.2十进制计数器模块设计
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycnt10is
port（
clk:
instd_logic;
clr:
ena:
q:
outstd_logic_vector（3downto0）;
co:
outstd_logic
）;
endcnt10;
architecturertlofcnt10is
signaltmp:
std_logic_vector（3downto0）;
begin
process（clk,clr,ena）
begin
ifclr='
1'
then
tmp<
="
0000"
;
elsifclk'
eventandclk='
ifena='
iftmp="
1001"
tmp<
else
=tmp+'
endif;
endif;
endif;
endprocess;
process（tmp）
iftmp="
co<
='
else
0'
q<
=tmp;
endrtl;
2.3.2六进制计数器模块
entitycnt6is
endcnt6;
architecturertlofcnt6is
0101"
2.3.3译码模块
libraryIEEE;
useIEEE.STD_LOGIC_1164.ALL;
useIEEE.STD_LOGIC_ARITH.ALL;
useIEEE.STD_LOGIC_UNSIGNED.ALL;
entitydecoderis
Port（din:
instd_logic_vector（3downto0）;
--四位二进制码输入
dout:
outstd_logic_vector（6downto0））;
--输出LED七段码
enddecoder;
architectureBehavioralofdecoderis
process（din）
casedinis
when"
=>
dout<
0000001"
--0
0001"
1001111"
--1
0010"
0010010"
--2
0011"
0000110"
--3
0100"
1001100"
--4
0100100"
--5
0110"
0100000"
--6
0111"
0001111"
--7
1000"
0000000"
--8
0000100"
--9
whenothers=>
1111111"
endcase;
endprocess;
endBehavioral;
2.3.4六万分频
entitycnt60000is
endcnt60000;
architecturertlofcnt60000is
std_logic_vector（15downto0）;
0000000000000000"
1110011111100000"
2.3.5显示模块
显示模块由6个共阳极数码管组成
2.4设计验证
六进制计数器仿真图
十进制计数器仿真图
系统总仿真图
管脚定义
（1）
管脚定义
（2）
全部管脚定义
2.5印制电路板设计
3结束语
本文采用级联的方法，实现了一个具有计时，复位功能的数字秒表，在系统设计中定义了两个计数器电骡模块，来实现数字秒表。
控器部分采用MAX+PLUSII进行仿真，仿真结果验证了设计的正确性。
致谢
在作者设计的过程中，指导老师陈卫兵给予了大力支持，陈老师认真负责的工作态度，严谨的治学精神和深厚的理论水平使作者受益匪浅。
在此表示感谢！
参考文献
[1]李国洪，沈明山.可编程器件EDA技术与实践[M].北京：
机械工业出版社，2004
[2]王金明.VerilogHDL程序设计教程[M].北京：
人民邮电出版社，2004
[3]潘松、黄继业.EDA技术实用教程[M].北京：
科学出版社，2002
[4]徐惠民,安德宁.数字逻辑设计与VHDL描述[M].北京:
机械工业出版社,2002
[5]杜建国.VerilogHDL硬件描述语言[M].北京:
国防工业出版社,2004.1
[6]廖裕平，陆瑞强.数字电路设计—使用MAX+plusII[M].北京：
清华大学出版社，2001
StopwatchDesignBasedonCPLD
Advisor:
ChenWeibing
Abstract:
thispaperdesignsadigitalstopwatch,accuratelyreflectthetimingtime,andcompletereset,timerfunction,becauseuseEDAtechnologydesign,theschemehasafast,hardware,smallsize,highreliabilityetc.
Keywords:
digitalstopwatch,VHDL,EDA,CPLD
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