数电实验报告之集成触发器.docx

1、数电实验报告之集成触发器数字逻辑与数字系统设计实验报告D、JK触发器与广告流水灯异步时序电路VHDL语言仿真学 院 电子工程学院 班 级 卓越001012班 学 号 00101201 姓 名 冉 艳 伟 实验时间 2012.4.20 一实验目的1.了解集成触发器的工作原理。2.对Quartus II 软件使用操作有初步的了解，能用该软件进行简单的VHDL语言编程与功能仿真3、掌握VHDL设计实体的基本结构及文字规则。二实验仪器1.计算机一台2.万用表一块3.直流稳压电源一台4.数字电路实验板一台（含cycloneII FPGA芯片）5.数据下载线，JTAG连接线若干三实验内容用VHDL代码输入

2、的方法设计以下三个电路功能，并进行全程编译，执行功能和时序仿真。1.用VHDL语言描述D触发器功能。2.用VHDL语言描述JK触发器功能。3.用VHDL语言描述以下功能：用双D触发器74LS74和与非门74LS00设计一个广告流水灯同步时序电路，广告流水灯有四个灯，这四个灯始终是一暗三明且暗灯循环右移，其状态图如图5-11所示，图中表示灯亮，表示灯暗。四实验数据记录与处理1. D触发器1）VHDL语言library ieee;use ieee.std_logic_1164.all;entity Dflipflop is port(D,clock :in std_logic; Q :out st

3、d_logic);end Dflipflop;architecture behavior of Dflipflop isbegin Process (clock) begin if clockevent and clock=1 then Q=D; end if; end process;end behavior;2）功能仿真建立波形文件，功能仿真结果如下：3）时序仿真建立波形文件，时序仿真结果如下：2. JK触发器1）VHDL语言LIBRARY ieee ; USE ieee.std_logic_1164.all ; ENTITY jkflipflop IS PORT ( Clock : IN

4、 STD_LOGIC ; J,K : IN STD_LOGIC ; Q : OUT STD_LOGIC) ; END jkflipflop ;ARCHITECTURE Behavior OF jkflipflop IS SIGNAL Q1: STD_LOGIC ; BEGIN PROCESS ( Clock ) BEGIN IF ClockEVENT AND Clock = 1 THEN Q1 = (J AND NOT Q1)OR(NOT K AND Q1); END IF ; Q = Q1; END PROCESS ; END Behavior ;2）功能仿真建立波形文件，功能仿真结果如下3

5、）时序仿真建立波形文件，时序仿真结果如下：3. 广告流水灯1）VHDL语言LIBRARY ieee ; USE ieee.std_logic_1164.all ; ENTITY fd2 IS PORT ( Clock : IN STD_LOGIC ; Q : OUT STD_LOGIC); END fd2 ;ARCHITECTURE Behavior OF fd2 IS SIGNAL D : STD_LOGIC ; BEGIN PROCESS ( Clock ) BEGIN IF ClockEVENT AND Clock = 1 THEN D = NOT D ; END IF ; Q = D;

6、 END PROCESS ; END Behavior ; LIBRARY ieee ; USE ieee.std_logic_1164.all ;PACKAGE fd2_package IS COMPONENT fd2 PORT ( Clock : IN STD_LOGIC ; Q : OUT STD_LOGIC); END COMPONENT ;END fd2_package; LIBRARY ieee ; USE ieee.std_logic_1164.all ;LIBRARY work ; USE work.fd2_package.all;ENTITY fd4 IS PORT ( Cl

7、ock : IN STD_LOGIC ; Q0,Q1 : OUT STD_LOGIC); END fd4 ;ARCHITECTURE Structure OF fd4 IS SIGNAL W : STD_LOGIC ; BEGIN S0: fd2 PORT MAP( CLOCK, W ); Q0 = W; S1: fd2 PORT MAP( W, Q1 );END Structure ; LIBRARY ieee ; USE ieee.std_logic_1164.all ;PACKAGE fd4_package IS COMPONENT fd4 PORT ( Clock : IN STD_L

8、OGIC ; Q0,Q1 : OUT STD_LOGIC); END COMPONENT ;END fd4_package; LIBRARY ieee ; USE ieee.std_logic_1164.all ;LIBRARY work ; USE work.fd4_package.all;ENTITY liushuideng IS PORT ( Clock : IN STD_LOGIC ; Q0,Q1 : OUT STD_LOGIC ; L : OUT STD_LOGIC_VECTOR(0 TO 3); END liushuideng ;ARCHITECTURE Structure OF liushuideng IS SIGNAL W0,W1 : STD_LOGIC ; BEGIN S0: fd4 PORT MAP( CLOCK, W0, W1 ); Q0= W0; Q1= W1; L(0)= (NOT W0) OR (NOT W1); L(1)= W0 OR (NOT W1); L(2)= (NOT W0) OR W1; L(3)= W0 OR W1;END Structure ;2）功能仿真建立波形文件，功能仿真结果如下3）时序仿真建立波形文件，时序仿真结果如下： . .