数电实验报告之集成触发器.docx
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数电实验报告之集成触发器
数字逻辑与数字系统设计实验报告
——D、JK触发器与广告流水灯异步时序电路
VHDL语言仿真
学院电子工程学院
班级卓越001012班
学号00101201
姓名冉艳伟
实验时间2012.4.20
一．实验目的
1.了解集成触发器的工作原理。
2.对QuartusII软件使用操作有初步的了解，能用该软件进行简单的VHDL语言编程与功能仿真
3、掌握VHDL设计实体的基本结构及文字规则。
二．实验仪器
1.计算机一台
2.万用表一块
3.直流稳压电源一台
4.数字电路实验板一台（含cyclone—IIFPGA芯片）
5.数据下载线，JTAG连接线若干
三．实验内容
用VHDL代码输入的方法设计以下三个电路功能，并进行全程编译，执行功能和时序仿真。
1.用VHDL语言描述D触发器功能。
2.用VHDL语言描述JK触发器功能。
3.用VHDL语言描述以下功能：
用双D触发器74LS74和与非门74LS00设计一个广告流水灯同步时序电路，广告流水灯有四个灯，这四个灯始终是一暗三明且暗灯循环右移，其状态图如图5-11所示，图中¤表示灯亮，◎表示灯暗。
四．实验数据记录与处理
1.D触发器
1）VHDL语言
libraryieee;
useieee.std_logic_1164.all;
entityDflipflopis
port（D,clock:
instd_logic;
Q:
outstd_logic）;
endDflipflop;
architecturebehaviorofDflipflopis
begin
Process（clock）
begin
ifclock'eventandclock='1'then
Q<=D;
endif;
endprocess;
endbehavior;
2）功能仿真
建立波形文件，功能仿真结果如下：
3）时序仿真
建立波形文件，时序仿真结果如下：
2.JK触发器
1）VHDL语言
LIBRARYieee;
USEieee.std_logic_1164.all;
ENTITYjkflipflopIS
PORT（Clock:
INSTD_LOGIC;
J,K:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC）;
ENDjkflipflop;
ARCHITECTUREBehaviorOFjkflipflopIS
SIGNALQ1:
STD_LOGIC;
BEGIN
PROCESS（Clock）
BEGIN
IFClock'EVENTANDClock='1'THEN
Q1<=（JANDNOTQ1）OR（NOTKANDQ1）;
ENDIF;
Q<=Q1;
ENDPROCESS;
ENDBehavior;
2）功能仿真
建立波形文件，功能仿真结果如下
3）时序仿真
建立波形文件，时序仿真结果如下：
3.广告流水灯
1）VHDL语言
LIBRARYieee;
USEieee.std_logic_1164.all;
ENTITYfd2IS
PORT（Clock:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC）;
ENDfd2;
ARCHITECTUREBehaviorOFfd2IS
SIGNALD:
STD_LOGIC;
BEGIN
PROCESS（Clock）
BEGIN
IFClock'EVENTANDClock='1'THEN
D<=NOTD;
ENDIF;
Q<=D;
ENDPROCESS;
ENDBehavior;
LIBRARYieee;
USEieee.std_logic_1164.all;
PACKAGEfd2_packageIS
COMPONENTfd2
PORT（Clock:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC）;
ENDCOMPONENT;
ENDfd2_package;
LIBRARYieee;
USEieee.std_logic_1164.all;
LIBRARYwork;
USEwork.fd2_package.all;
ENTITYfd4IS
PORT（Clock:
INSTD_LOGIC;
Q0,Q1:
OUTSTD_LOGIC）;
ENDfd4;
ARCHITECTUREStructureOFfd4IS
SIGNALW:
STD_LOGIC;
BEGIN
S0:
fd2PORTMAP（CLOCK,W）;
Q0<=W;
S1:
fd2PORTMAP（W,Q1）;
ENDStructure;
LIBRARYieee;
USEieee.std_logic_1164.all;
PACKAGEfd4_packageIS
COMPONENTfd4
PORT（Clock:
INSTD_LOGIC;
Q0,Q1:
OUTSTD_LOGIC）;
ENDCOMPONENT;
ENDfd4_package;
LIBRARYieee;
USEieee.std_logic_1164.all;
LIBRARYwork;
USEwork.fd4_package.all;
ENTITYliushuidengIS
PORT（Clock:
INSTD_LOGIC;
Q0,Q1:
OUTSTD_LOGIC;
L:
OUTSTD_LOGIC_VECTOR（0TO3））;
ENDliushuideng;
ARCHITECTUREStructureOFliushuidengIS
SIGNALW0,W1:
STD_LOGIC;
BEGIN
S0:
fd4PORTMAP（CLOCK,W0,W1）;
Q0<=W0;
Q1<=W1;
L（0）<=（NOTW0）OR（NOTW1）;
L
（1）<=W0OR（NOTW1）;
L
（2）<=（NOTW0）ORW1;
L（3）<=W0ORW1;
ENDStructure;
2）功能仿真
建立波形文件，功能仿真结果如下
3）时序仿真
建立波形文件，时序仿真结果如下：
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