VerilogHDL乐曲演奏电路设计Word文件下载.docx

1、EDA水平不断提高，设计工具趋于完美的地步。2.2 Verilog HDL语言介绍Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模2。作为一种通用化的硬件描述语言，Verilog HDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期

2、间从设计外部访问设计，包括模拟的具体控制和运行3。Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语句足以对从最复杂的芯片到完整的电子系统进行描述。Verilog HDL语言已经成为一种标准的硬件描述语言。它具有以下特点：（1）作为一种多用途的硬件描述语言，它具有很好

3、的易学性和易用性。（2）Verilog HDL语言允许在同一个模块中进行不同抽象层次的描述。（3）大多数逻辑综合工具都支持Verilog HDL，使得它成为设计人员的一个很好的选择。（4）所有的制造厂商都提供了Verilog HDL的工艺库，用以支持仿真。（5）Verilog HDL的程序语言接口拥有强大的功能，允许用户用C语言对部数据结构进行描述3。正是以上优点，使得Verilog HDL语言广泛流行。下面是verilog的设计流程Verilog的设计流程图基本原理乐曲演奏的原理是这样的：组成乐曲的每个音符的频率值（音调）及其持续的时间（音长）是乐曲能连续演奏所需的两个基本数据，因此只要控制

4、输出到扬声器的激励信号频率的高低和持续的时间，就可以使扬声器发出连续的乐曲声4。1、音调的控制频率的高低决定了音调的高低。音乐的十二平均率规定：每两个8度音（如简谱中的中音1与高音1）之间的频率相差一倍。在两个8度音之间，又可分为12个半音，每两个半音的频率比为122。另外，音名A（简谱中的低音6）的频率为440Hz，音名B到C之间、E到F之间为半音，其余为全音4。由此可以计算出简谱中从低音1至高音1之间每个音名对应的频率，如表3.11所示：表3.11 简谱中的音名与频率的关系音名频率/Hz低音1261.6中音1523.3高音11046.5低音2293.7中音2587.3高音21174.7低音

5、3329.6中音3659.3高音31318.5低音4349.2中音4698.5高音41396.9低音5392中音5784高音51568低音6440中音6880高音61760低音7493.9中音7987.8高音71975.5所有不同频率的信号都是从同一个基准频率分频得到的。由于音阶频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。若基准频率过低，则由于分频比太小，四舍五入取整后的误差较大；若基准频率过高，虽然误差变小，但分频数将变大。实际的设计综合考虑这两方面的因素，在尽量减小频率误差的前提下取合适的基准频率4。本例中选取6MHz为基准频率。若无6MHz的基准频率，则

6、可以先分频得到6MHz，或换一个新的基准频率。实际上，只要各个音名间的相对频率关系不变，演奏出的乐曲听起来都不会走调。本例需要演奏的是梁祝乐曲，该乐曲各音阶频率及相应的分频比如表2所示。为了减小输出的偶次谐波分量，最后输出到扬声器的波形应为对称方波，因此在到达扬声器之前，有一个二分频的分频器。表2中的分频比就是从6MHz频率二分频得到的3MHz频率基础上计算得出的。由于最大的分频系数为9102，故采用14位二进制计数器分频可满足需要。在表2中，除给出了分频比以外，还给出了对应于各个音阶频率时计数器不同的预置数。对于不同的分频系数，只要加载不同的预置数即可。采用加载预置数实现分频的方法比采用反馈

7、复零法节省资源，实现起来也容易一些,如表3.12所示：表3.12 各音阶频率对应的分频比及预置数分频比预置数910272815111112727653873045521183168189565382712556607310310340912974573610647286713516此外，对于乐曲中的休止符，只要将分频系数设为0，即初始值为2141=16383即可，此时扬声器将不会发声。2、音长的控制音符的持续时间必须根据乐曲的速度及每个音符的节拍数来确定。本例演奏的梁祝片段，最短的音符为4分音符，如果将全音符的持续时间设为1s的话，则只需要再提供一个4Hz的时钟频率即可产生4分音符的时长4。如

8、图3.2所示是乐曲演奏电路的原理框图，其中，乐谱产生电路用来控制音乐的音调和音长。控制音调通过设置计数器的预置数来实现，预置不同的数值可以使计数器产生不同频率的信号，从而产生不同的音调。控制音长是通过控制计数器预置数的停留时间来实现的，预置数停留的时间越长，则该音符演奏的时间越长。每个音符的演奏时间都是0.25s的整数倍，对于节拍较长的音符，如2分音符，在记谱时将该音名连续记录两次即可。乐曲演奏电路的系统框图音名显示电路用来显示乐曲演奏时对应的音符。可以用3个数码管，分别显示高、中、低音的音名，实现演奏的动态显示，十分直观。在本例中，high3:0、med3:0、low3:0等信号分别用于显示

9、高音、中音、低音音符。为了使演奏能循环进行，需另外设置一个时长计数器，当乐曲演奏完成时，保证能自动从头开始演奏。方案实现由系统框图可以看到本方案分成8个模块。1）48MHz分频成12MHz波形分频器，源代码和顶层模块如下/48mhz分成12mhz的分频模块module div_clk12mhz（clk_48mhz,clk_12mhz）;input clk_48mhz;output clk_12mhz;reg clk_12mhz;reg 21:0t;always （posedge clk_48mhz）if（cnt1）t=cnt+1; / （48mhz/12mhz=4,cnt4/2-1=1）els

10、e begin t=0; clk_12mhz =!clk_12mhz; endendmodule2）12MHz分频成6MHz波形分频器，源代码和顶层模块如下：/12mhz分成6mhz的分频模块,提供给song模块module div_clk6mhz（clk_12mhz,clk_6mhz）;input clk_12mhz;output clk_6mhz;reg clk_6mhz;regt;always （posedge clk_12mhz）clk_6mhz=!clk_6mhz;endmodule 3）12MHz分频成4Hz波形分频器，源代码和顶层模块如下：/12mhz分成4hz的分频模块,提供给

11、song模块module div_clk4hz（clk_12mhz,clk_4hz）;output clk_4hz;reg clk_4hz;1499999）t=cnt+1; / （12mhz/4hz=3000000,cnt3000000/2-1=1499999） clk_4hz =! clk_4hz;4）12MHz分频成1mhz波形分频器，源代码和顶层模块如下：/12mhz分成1mhz的分频模块,提供给quma模块module div_clk1mhz（clk_12mhz,clk_1mhz）;output clk_1mhz;reg clk_1mhz;5）t=cnt+1; / （12mhz/1mh

12、z=12,cnt12/2-1=5） clk_1mhz =! clk_1mhz;5）12MHz分频成1khz波形分频器，源代码和顶层模块如下：/12mhz分成1khz的分频模块,提供给quma模块module div_clk1khz（clk_12mhz,clk_1khz）;output clk_1khz;reg clk_1khz;5999）t=cnt+1; / （12mhz/1khz=12000,cnt12000/2-1=5999） clk_1khz =! clk_1khz;6） song模块源代码和顶层模块如下：/音乐产生模块module song（clk_6mhz,clk_4hz,speak

13、er,high,med,low,k）; /模块名为song（端口列表）input clk_6mhz,clk_4hz;input k; /定义两个输入端口output speaker; /定义一个输出端口output3:0 high,med,low;reg3: /定义了3个4位寄存器reg13:0 divider,origin; /定义了2个14位寄存器reg9:0 counter; /定义了1个10位寄存器reg speaker;wire carry;assign carry=（divider=16383）; /连续赋值语句always （posedge clk_6mhz） begin if（

14、carry） divider=origin; else divider=divider+1;always （posedge carry） begin speaker=speaker;end /二分频产生方波信号always （posedge clk_4hz） begin case（high,med,low） /分频比预置 b1:origin=7281; /低音3=8730; /低音5b0:=9565; /低音6=10310; /低音7=10647; /中音1=11272; /中音2=11831; /中音3=12556; /中音5=12974; /中音6=13347; /中音7=13516; /

15、高音1=16383; /休止符endcasealways （posedge clk_4hz） if （k=0） if（counter=149） counter=0; /计时，以实现循环演奏 else counter=counter+1; case（counter） /记谱 0: high,med,low=b1; /低音3 1: /持续4个时钟节拍 2: 3: 4:5 5: /发3个时钟节拍 6: 7:b0;6 8: /中音1 9: 10: 11:2 12: 13: 14: 15: 16: 17: 18: 19: /高音 20: 21: 22: 23: 24: 25: /持续11个时钟节拍 26

16、: 27: 28: 29: 30: 31: 32: 33: 34: 35: 36:7 37: 38: 39: 40: 41: 42: 43: 44: 45: 46: 47: 48: 49: 50: 51: 52: 53: 54: 55: 56: 57: /持续8个时钟节拍 58: 59: 60: 61: 62: 63: 64: 65: 66: 67: 68: 69: 70: 71: 72: 73: 74: 75: 76: 77: 78: 79: 80: 81: 82: 83: 84: 85: 86: 87: 88: 89: /持续6个时钟节拍 90: 91: 92: 93: 94: 95: 96: 97: 98: 99: high,m