你正在下载：《

8位串行进位加法器文档格式.docx

》 [预览]

格式：DOCX ，页数：10 ，大小：1.83MB ,
资源ID：7827532 下载积分：3 金币

快捷下载

登录下载

邮箱/手机：
温馨提示：	快捷下载时，用户名和密码都是您填写的邮箱或者手机号，方便查询和重复下载（系统自动生成）。如填写123，账号就是123，密码也是123。
特别说明：	请自助下载，系统不会自动发送文件的哦；如果您已付费，想二次下载，请登录后访问：我的下载记录
支付方式：
验证码：	换一换

加入VIP,免费下载

温馨提示：由于个人手机设置不同，如果发现不能下载，请复制以下地址【https://www.bingdoc.com/d-7827532.html】到电脑端继续下载（重复下载不扣费）。

已注册用户请登录：

账号：
密码：
验证码：	换一换
当日自动登录忘记密码？

三方登录：

1: 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。
2: 试题试卷类文档，如果标题没有明确说明有答案则都视为没有答案，请知晓。
3: 文件的所有权益归上传用户所有。
4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
5. 本站仅提供交流平台，并不能对任何下载内容负责。
6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

本文（8位串行进位加法器文档格式.docx）为本站会员（b****3）主动上传，冰点文库仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对上载内容本身不做任何修改或编辑。若此文所含内容侵犯了您的版权或隐私，请立即通知冰点文库（发送邮件至service@bingdoc.com或直接QQ联系客服），我们立即给予删除！

8位串行进位加法器文档格式.docx

1、二、实验内容设计8位串行进位加法器用半加器设计一个全加器元件，然后根据图4-38，在顶层设计中用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实践报告。三、实验步骤及各步结果1、分析8位串行全加器的层次结构2、半加器3、一位全加器4、8位全加器/8-bit adder/half addermodule halfadder（S,C,A,B）; input A,B; output S,C; xor（S,A,B）; and（C,A,B）;endmodule/1-bit full addermodule fulladder（S,CO

2、,A,B,CI）; input A,B,CI; FA4（S4,C4,A4,B4,C3）, FA5（S5,C5,A5,B5,C4）, FA6（S6,C6,A6,B6,C5）, FA7（S7,C7,A7,B7,C6）; 5、软件使用（1）、新建一个工程，工程名为_8bit_adder（2）、新建一个Verilog HDL File文件并写入程序代码（3）、对写完的代码进行编译，发现没有错误（4）、新建一个波形文件（5）、新建（6）、插入程序后双击输入数值进行数据的输入（7）、输入相应的值（8）、仿真出来的结果（9）、按时序给输入端输入不同的数据（10）、继续仿真，波形如图（11）、时序仿真（12）、放大后这里出现了冒险竞争。