8位串行进位加法器文档格式.docx

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二、实验内容

设计8位串行进位加法器

用半加器设计一个全加器元件，然后根据图4-38，在顶层设计中用8个1位全加器构成8位串行进位加法器。

给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。

完成实践报告。

三、实验步骤及各步结果

1、分析8位串行全加器的层次结构

2、半加器

3、一位全加器

4、8位全加器

//8-bitadder

//halfadder

modulehalfadder（S,C,A,B）;

inputA,B;

outputS,C;

xor（S,A,B）;

and（C,A,B）;

endmodule

//1-bitfulladder

modulefulladder（S,CO,A,B,CI）;

inputA,B,CI;

FA4（S[4],C4,A[4],B[4],C3）,

FA5（S[5],C5,A[5],B[5],C4）,

FA6（S[6],C6,A[6],B[6],C5）,

FA7（S[7],C7,A[7],B[7],C6）;

5、软件使用

（1）、新建一个工程，工程名为_8bit_adder

（2）、新建一个VerilogHDLFile文件并写入程序代码

（3）、对写完的代码进行编译，发现没有错误

（4）、新建一个波形文件

（5）、新建

（6）、插入程序后双击输入数值进行数据的输入

（7）、输入相应的值

（8）、仿真出来的结果

（9）、按时序给输入端输入不同的数据

（10）、继续仿真，波形如图

（11）、时序仿真

（12）、放大后

这里出现了冒险竞争。