EDA用户使用手册及引脚Word下载.docx

1、发人员进行二次开发的要求。SOPC-NIOSII EDA/SOPC 实验开发平台提供的资源有： 配套开发板为 SOPC-NIOS II-EP2C35（核心芯片为 EP2C35F672C8） 640480 超大图形点阵液晶屏 RTC，提供系统实时时钟 1 个直流电机和传感器模块 1 个步进电机模块 1 个 VGA 接口 1 路视频输入和视频输出接口 1 个标准串行接口 1 个以太网卡接口，利用 RTL8019AS 芯片进行数据包的收发 1 个 USB 设备接口，利用 PDIUSBD12 芯片实现 USB 协议转换 SD 卡接口，可以用来接 SD 卡或 MMC 卡 基于 SPI 或 IIC 接口的

2、音频 CODEC 模块 2 个 PS2 键盘/鼠标接口 1 个交通灯模块 CF 卡和 IDE 硬盘接口串行 ADC 和串行 DAC 高速并行 8 位 ADC 和 DAC 触摸屏控制器 IIC 接口的 EEPROM 基于 1-Wire 接口的数字温度传感器 扩展接口，供用户自由扩展1 个红外收发模块1 个数字时钟源，提供 24MHz、12MHz、6MHz、1MHz、100KHz、10KHz、1KHz、100Hz、10Hz 和 1Hz 等多个时钟 1 个模拟信号源，提供频率在 808KHz、幅度在 03.3V 可调的正弦 波、方波、三角波和锯齿波 1 个 1616 点阵 LED 显示模块 1 个

3、44 键盘输出阵列 8 位动态七段码管 LED 显示 8 个用户自定义 LED 显示 8 个用户自定义开关输出 8 个用户自定义按键输出第二章 系统模块2.1 系统组成本节将重点介绍开发板上所有的组成模块。图 2-1（a） 是整个开发板的模块布局图，表 2-1（b） 是对应的组成部分及其功能的简单描述。表 2-1 系统组成部分及其功能描述序 号名 称功 能 描 述U1Cyclone II主芯片 EP2C35F672C8存 储 单 元U13，U14SRAM两片组成 1 Mbytes，即 256K32bitsU7SDRAM32 Mbytes SDRAM（16M16bits）U15NOR Flash

4、8 Mbytes 线性 Flash 存储器U9NAND Flash64 Mbytes 非线性 Flash 存储器U10EPCS1616 Mbits 主动串行配置器件接 口 资 源U11，J7RS-232标准 9 针串口U10，J8USB高速 USB2.0 设备接口U4，J5网络接口10BASE-T RJ45 以太网接口U2，J1J4音频接口高性能音频 CODEC，包括音频输入、输出、MIC输入以及耳机输出等接口JP3JP6扩展接口出了板上固定连接的IO引脚，还有多达 260 个用户自定义IO口通过不同的接插件引出，供用户进行二次开发JP1JTAG 调试接口供用户下载 FPGA 代码，实时调试

5、Nios II CPU，以及运行Quartus II 提供的嵌入式逻辑分析仪 SignalTap II 等JP2AS 编程接口待用户调试 FPGA 成功后，可通过该接口将FPGA 配置代码下载到配置器件中人 机 交 互S1S4自定义按键4 个用户自定义按键，用于简单电平输入，该信 号直接与 FPGA 的 IO 相连S5复位按键该按键在调试 Nios II CPU 时，可以作为复位信 号，当然也可以由用户自定义为其它功能输入D1D4自定义 LED4 个用户自定义 LED，用于简单状态指示，LED均由 FPGA 的 IO 直接驱动DS1七段码 LED静态七段码 LED，用于简单数字、字符显示，直

6、接由 FPGA 的 IO 驱动时 钟 输 入U8晶振高精度 50MHz 时钟源，用户可以用 FPGA 内部PLL 或分频器来得到其它频率的时钟电 源J6直流电源输入直流电源适配器插座，适配器要求为+5V/1AU5，U6电源管理负责提供板上所需的 3.3V 和 1.2V 电压2.2 模块介绍下面对板上的各个模块及其硬件连接作详细说明。Cyclone II EP2C35 FPGA（U1）继 Altera 公司成功推出第一代 Cyclone FPGA 后，Cyclone 一词便深深的烙在广大硬件工程师心中，一时间它便成为低功耗、低价位以及高性能的象征。然而在去Altera公司再一次发布第二代 Cyc

7、lone FPGA，与第一代相比，加入了 硬件乘法器，同时内部存储单元数量也得到了进一步的提升，相信Cyclone II 比它的鼻祖 Cyclone 而言，会表现出更加出色的性能本开发板上采用的FPGA是 EP2C35F672C8，它便是Altera Cyclone II 系列中的一员，采用 672 引脚的 BGA 封装，表2-2列出了该款 FPGA 的所有资源特性。Les33,216M4KMemory所有RAM1818硬件乘法器PLLs4用户可用I/O表 2-2 EP2C35F672C8 资源列表图 2-2 EP2C35F672C8 芯片管脚示意图如图 2-2 所示 EP2C35的管脚名称行

8、列合在一起来表示。行用英文字母表示，列用数字来表示。通过行列的组合来确定是哪一个管脚。如 A2 表示 A 行 2列的管脚。AF3表示AF行3列的管脚开发板上提供了两种途径来配置 FPGA：使用 Quartus II 软件，配合下载电缆从 JTAG 接口下载 FPGA 所需的配 置数据，完成对 FPGA 的配置。这种方式主要用来调试 FPGA 或 Nios II CPU，多在产品开发初期使用使用 Quartus II 软件，配合下载电缆，通过AS接口对FPGA 配置器件进行编程，在开发板下次上电的时候，会完成对 FPGA 的自动配置。这种模式主要用来产品定型后，完成对 FPGA 代码的固化，以便

9、产品能够独立工作。SRAM（U13,U14）开发板上的SRAM由2片3.3V CMOS静态RAM IDT71V416组成容量为256K32bits的存储空间，高速度SRAM和高带宽数据总线，保证了NiosII CPU可以工作在非常高效的状态。本开发板所用的SRAM为-10等级的，这就意味着Nios II CPU可以在32位总线带宽情况下，以100MHz的速度进行读写操作，数据吞吐率高达到400Mbyets/S。SRAM与FPGA的硬件连接见表2-3。FPGA 引脚U13 引脚U14 引脚信号说明AE251A0AD242A1AD253A2AC25A3AC265A4AB25A5Y2519A6Y26

10、20A7U2421A8W2522A9W2623A10V2524A11V2625A12U2526A13U2627A14T2442A15AB2643A16R2544A17AA237/D0AA248D1Y239D2Y2410D3W2413D4V2314D5V2415D6U2316D7W2129D8V2230D9U2031D10U2132D11U2235D12T1736D13T1837D14T1938D15R17D16R19D17R20D18R24D19P17D20P23D21P24D22N18D23N20D24N23D25N24D26M19D27M20D28M21D29M22D30M23D31T21

11、39BE0T2040BE1M24BE2P18BE3T2241OE#Y2217WE#Y216CS#表 2-3 SRAM 与 FPGA 的硬件连接注： 1）/表示没有连接。2）#表示低电平有效。3）SRAM 的数据线（D0D7）和地址线与 NOR Flash 共同占用 FPGA IO。SDRAM（U7）开发板上使用的SDRAM为HY57V561620BT-6，该芯片最高可工作在166MHz 主频上，由4个4M16bits的Bank组成，共有32Mbytes的容量，即16M16bits。开 发板上的主时钟源为50MHz，通过内部PLL进行3倍频可得到稳定的150MHz时钟， 所以Nios II CP

12、U可以在150MHz主频上与SDRAM进行数据交互，数据吞吐率高达300Mbytes/S，如此高的数据交互能力，足以满足不同开发人士所需。SDRAM与FPGA的硬件连接见表2-4。表2-4U7 引脚AB3AB4AC3AD3AE2AD2AC2AC1AB233AB134AA4AA2AA1Y5BA0AA3BA1P3P4R3R4T3T4U311U4W2W1V245V147U24850T251R253V3LDQMY1UDQMY3CKEAA7CLKY4W4RAS#W3CAS#V4表 2-4 SDRAM 与 FPGA 的硬件连接#表示低电平有效。NOR Flash（U15）开发板上提供了1片容量为8Mbyt

13、es（8M8bits）NOR Flash存储器 AM29LV065D。该芯片支持3.03.6V单电压供电情况下的读、写、擦除以及编程操 作，访问时间可以达到90ns。AM29LV065D由128个64Kbytes的扇区组成，每个扇区 都支持在线编程。另外，该芯片在高达125条件下，依然可以保证存储的数据20年不会丢失。NOR Flash与FPGA的硬件连接见表2-5。U15 引脚AC23AE2446A18A19T23A20W23A21T25A22AA26AB24AB2328CE#AA25RDY表 2-5 NOR Flash 与 FPGA 的硬件连接 1）#表示低电平有效。2）NOR Flash

14、 的数据总线和地址总线（A2A19）与 SRAM 共同占用 FPGA IO。NAND Flash（U9）为了满足能够在嵌入式RTOS中有足够的空间创建文件系统或满足开发人员存 储海量数据的需求，开发板上除了提供8Mbytes NOR Flash外，还有一片具有64Mbytes容量的NAND FlashK9F1208U0M。该芯片由4096 Blocks32 Pages528bytes组成，支持块擦除、页编程、页读取、随即读取、智能拷贝备份、4页/块同 时擦除和4页/块同时编程等操作。NAND Flash与FPGA的硬件连接见表2-6。U9 引脚AE3T7AA5V7V6V5U6R6CLER7AL

15、ET6P7RE#R5U5WP#P6R/B#W6表 2-6 NAND Flash 与 FPGA 的硬件连接RS-232 接口（J7, U11）J7 是一个标准的 DB9 孔连接头，通常用于 FPGA 和计算机以及其它设备间 通过 RS-232 协议进行简单通信。U11 是一个电平转换芯片MAX3232，负责把发送的LVCMOS 信号转换成RS-232电平，同时把接收到的RS-232电平转换成LVCMOS信号。由于目前的设计开发中，RS-232通信仅仅是为了进行系统调试或简单的人机交互，所以在开发板设计时，仅在DB9孔接口中保留了通信时必须的RXD和TXD信号。RS-232与FPGA的硬件连接见表

16、2-7。J7 引脚FPGA 端PC 端T10TXDRXDT9RXDTXDGND表 2-7 SRAM 与 FPGA 的硬件连接TXD和RXD在J7中已经交换，如果与计算机通信，仅需要一条串口延长线便可，无需交叉。USB2.0 接口（J8, U10）为了更好地满足开发人员进行二次开发，开发板上还设计了USB2.0设备接口， 接口采用USB B型连接座，板上采用USB2.0设备接口控制芯片ISP1581来完成 USB2.0通信中的时序转换和数据包处理。ISP1581是Philips公司推出的一款高性能、低成本、完全符合USB2.0接口规范的USB设备接口芯片，它与CPU之间的通信是通过一组高速通用并

17、行接口来实现的。ISP1581可以自动检测USB2.0系统和USB1.1系统，从而自动在高速和全速模式之间进行转换。鉴于该芯片的性能、成本以及易用 性，该芯片在图像类、海量存储类、通信设备、打印设备以及人机交互设备中得到了广泛的应用。ISP1581与FPGA的硬件连接见2-8。U10 引脚F3F4G3G4H3H4J3J449K3K4L352L4M354M455M556L657E1E2C2B2B3C3F1WR#G2RD#L7G1READYF2INTM262WAKEUPK1EOTK2DREQJ1DACKH2INTRQJ2DIORH1DIOWL2RESET#表2-8 ISP1581与FPGA的硬件连

18、接#表示该信号低电平有效。以太网接口（J5, U4）在嵌入式系统设计应用当中，以太网接口是一个必不可少的东西，尤其是在 uClinux或Linux等系统中，以太网接口更是必备接口之一。本开发板上依然提供了以太网接口，采用CS8900A芯片来完成数据包的处理任务。CS8900A是一款基于ISA 接口的低成本以太网控制器，该芯片内部集成了数据处理所需的RAM、10BASE-T数据发送和接收滤波器以及一个能够提供24m A驱动电流的ISA总线接口。ISP1581与FPGA的硬件连接见表2-9。G2665G2566H2667H2568J2671J2572K2673K2574G22G23G24G21F23F24E23E24J24