EDA用户使用手册及引脚Word下载.docx

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发人员进行二次开发的要求。

SOPC-NIOSIIEDA/SOPC实验开发平台提供的资源有：

④配套开发板为SOPC-NIOSII-EP2C35（核心芯片为EP2C35F672C8）

④640×

480超大图形点阵液晶屏

④RTC，提供系统实时时钟

④1个直流电机和传感器模块

④1个步进电机模块

④1个VGA接口

④1路视频输入和视频输出接口

④1个标准串行接口

④1个以太网卡接口，利用RTL8019AS芯片进行数据包的收发

④1个USB设备接口，利用PDIUSBD12芯片实现USB协议转换

④SD卡接口，可以用来接SD卡或MMC卡

④基于SPI或IIC接口的音频CODEC模块

④2个PS2键盘/鼠标接口

④1个交通灯模块

④CF卡和IDE硬盘接口

串行ADC和串行DAC

④高速并行8位ADC和DAC

④触摸屏控制器

IIC接口的EEPROM

基于1-Wire接口的数字温度传感器

④扩展接口，供用户自由扩展

1个红外收发模块

1个数字时钟源，提供24MHz、12MHz、6MHz、1MHz、100KHz、10KHz、

1KHz、100Hz、10Hz和1Hz等多个时钟

④1个模拟信号源，提供频率在80～8KHz、幅度在0～3.3V可调的正弦波、方波、三角波和锯齿波

④1个16×

16点阵LED显示模块

④1个4×

4键盘输出阵列

④8位动态七段码管LED显示

④8个用户自定义LED显示

④8个用户自定义开关输出

④8个用户自定义按键输出

第二章系统模块

2.1系统组成

本节将重点介绍开发板上所有的组成模块。

图2-1（a）是整个开发板的模块布局图，表2-1（b）是对应的组成部分及其功能的简单描述。

表2-1系统组成部分及其功能描述

序号

名称

功能描述

CycloneII

主芯片EP2C35F672C8

存储单元

U13，U14

SRAM

两片组成1Mbytes，即256K×

32bits

SDRAM

32MbytesSDRAM（16M×

16bits）

U15

NORFlash

8Mbytes线性Flash存储器

NANDFlash

64Mbytes非线性Flash存储器

U10

EPCS16

16Mbits主动串行配置器件

接口资源

U11，J7

RS-232

标准9针串口

U10，J8

USB

高速USB2.0设备接口

U4，J5

网络接口

10BASE-TRJ45以太网接口

U2，J1~J4

音频接口

高性能音频CODEC，包括音频输入、输出、MIC输入以及耳机输出等接口

JP3～JP6

扩展接口

出了板上固定连接的IO引脚，还有多达260个用户自定义IO口通过不同的接插件引出，供用户进行二次开发

JP1

JTAG调试接口

供用户下载FPGA代码，实时调试NiosIICPU，以及运行QuartusII提供的嵌入式逻辑分析仪SignalTapII等

JP2

AS编程接口

待用户调试FPGA成功后，可通过该接口将FPGA配置代码下载到配置器件中

人机交互

S1～S4

自定义按键

4个用户自定义按键，用于简单电平输入，该信号直接与FPGA的IO相连

复位按键

该按键在调试NiosIICPU时，可以作为复位信号，当然也可以由用户自定义为其它功能输入

D1～D4

自定义LED

4个用户自定义LED，用于简单状态指示，LED均由FPGA的IO直接驱动

DS1

七段码LED

静态七段码LED，用于简单数字、字符显示，直接由FPGA的IO驱动

时钟输入

晶振

高精度50MHz时钟源，用户可以用FPGA内部PLL或分频器来得到其它频率的时钟

电源

直流电源输入

直流电源适配器插座，适配器要求为+5V/1A

U5，U6

电源管理

负责提供板上所需的3.3V和1.2V电压

2.2模块介绍

下面对板上的各个模块及其硬件连接作详细说明。

CycloneIIEP2C35FPGA（U1）

继Altera公司成功推出第一代CycloneFPGA后，Cyclone一词便深深的烙在广大硬件工程师心中，一时间它便成为低功耗、低价位以及高性能的象征。

然而在去Altera公司再一次发布第二代CycloneFPGA，与第一代相比，加入了硬件乘法器，同时内部存储单元数量也得到了进一步的提升，相信CycloneII比它的鼻祖Cyclone而言，会表现出更加出色的性能本开发板上采用的FPGA是EP2C35F672C8，它便是AlteraCycloneII系列中的一员，采用672引脚的BGA封装，表2-2列出了该款FPGA的所有资源特性。

Les

33,216

M4K

Memory

所有

RAM

18×

硬件乘法器

PLLs

用户可用

I/O

表2-2EP2C35F672C8资源列表

图2-2EP2C35F672C8芯片管脚示意图

如图2-2所示EP2C35的管脚名称行列合在一起来表示。

行用英文字母表示，列用数字来表示。

通过行列的组合来确定是哪一个管脚。

如A2表示A行2列的管脚。

AF3表示AF行3列的管脚

开发板上提供了两种途径来配置FPGA：

使用QuartusII软件，配合下载电缆从JTAG接口下载FPGA所需的配置数据，完成对FPGA的配置。

这种方式主要用来调试FPGA或NiosIICPU，多在产品开发初期使用

使用QuartusII软件，配合下载电缆，通过AS接口对FPGA配置器件进行编程，在开发板下次上电的时候，会完成对FPGA的自动配置。

这种模式主要用来产品定型后，完成对FPGA代码的固化，以便产品能够独立工作。

SRAM（U13,U14）

开发板上的SRAM由2片3.3VCMOS静态RAMIDT71V416组成容量为256K×

32bits的存储空间，高速度SRAM和高带宽数据总线，保证了NiosIICPU可以工作在非常高效的状态。

本开发板所用的SRAM为-10等级的，这就意味着NiosIICPU可以在32位总线带宽情况下，以100MHz的速度进行读写操作，数据吞吐率高达到400Mbyets/S。

SRAM与FPGA的硬件连接见表2-3。

FPGA引脚

U13引脚

U14引脚

信号说明

AE25

AD24

AD25

AC25

AC26

AB25

Y25

Y26

U24

W25

W26

A10

V25

A11

V26

A12

U25

A13

U26

A14

T24

A15

AB26

A16

R25

A17

AA23

AA24

Y23

Y24

W24

V23

V24

U23

W21

V22

U20

D10

U21

D11

U22

D12

T17

D13

T18

D14

T19

D15

R17

D16

R19

D17

R20

D18

R24

D19

P17

D20

P23

D21

P24

D22

N18

D23

N20

D24

N23

D25

N24

D26

M19

D27

M20

D28

M21

D29

M22

D30

M23

D31

T21

BE0

T20

BE1

M24

BE2

P18

BE3

T22

OE#

Y22

WE#

Y21

CS#

表2-3SRAM与FPGA的硬件连接

注：

1）‘/’表示没有连接。

2）‘#’表示低电平有效。

3）SRAM的数据线（D0～D7）和地址线与NORFlash共同占用FPGAIO。

SDRAM（U7）

开发板上使用的SDRAM为HY57V561620BT-6，该芯片最高可工作在166MHz主频上，由4个4M×

16bits的Bank组成，共有32Mbytes的容量，即16M×

16bits。

开发板上的主时钟源为50MHz，通过内部PLL进行3倍频可得到稳定的150MHz时钟，所以NiosIICPU可以在150MHz主频上与SDRAM进行数据交互，数据吞吐率高达300Mbytes/S，如此高的数据交互能力，足以满足不同开发人士所需。

SDRAM与FPGA的硬件连接见表2-4。

表2-4

U7引脚

AB3

AB4

AC3

AD3

AE2

AD2

AC2

AC1

AB2

AB1

AA4

AA2

AA1

BA0

AA3

BA1

LDQM

UDQM

CKE

AA7

CLK

RAS#

CAS#

表2-4SDRAM与FPGA的硬件连接

‘#’表示低电平有效。

NORFlash（U15）

开发板上提供了1片容量为8Mbytes（8M×

8bits）NORFlash存储器—————AM29LV065D。

该芯片支持3.0～3.6V单电压供电情况下的读、写、擦除以及编程操作，访问时间可以达到90ns。

AM29LV065D由128个64Kbytes的扇区组成，每个扇区都支持在线编程。

另外，该芯片在高达125℃条件下，依然可以保证存储的数据20年不会丢失。

NORFlash与FPGA的硬件连接见表2-5。

U15引脚

AC23

AE24

A18

A19

T23

A20

W23

A21

T25

A22

AA26

AB24

AB23

CE#

AA25

RDY

表2-5NORFlash与FPGA的硬件连接

1）‘#’表示低电平有效。

2）NORFlash的数据总线和地址总线（A2～A19）与SRAM共同占用FPGAIO。

NANDFlash（U9）

为了满足能够在嵌入式RTOS中有足够的空间创建文件系统或满足开发人员存储海量数据的需求，开发板上除了提供8MbytesNORFlash外，还有一片具有64Mbytes容量的NANDFlash——K9F1208U0M。

该芯片由4096Blocks×

32Pages×

528bytes组成，支持块擦除、页编程、页读取、随即读取、智能拷贝备份、4页/块同时擦除和4页/块同时编程等操作。

NANDFlash与FPGA的硬件连接见表2-6。

U9引脚

AE3

AA5

CLE

ALE

RE#

WP#

R/B#

表2-6NANDFlash与FPGA的硬件连接

RS-232接口（J7,U11）

J7是一个标准的DB9孔连接头，通常用于FPGA和计算机以及其它设备间通过RS-232协议进行简单通信。

U11是一个电平转换芯片——MAX3232，负责把发送的LVCMOS信号转换成RS-232电平，同时把接收到的RS-232电平转换成LVCMOS信号。

由于目前的设计开发中，RS-232通信仅仅是为了进行系统调试或简单的人机交互，所以在开发板设计时，仅在DB9孔接口中保留了通信时必须的RXD和TXD信号。

RS-232与FPGA的硬件连接见表2-7。

J7引脚

FPGA端

PC端

T10

TXD’

RXD

RXD’

TXD

GND

表2-7SRAM与FPGA的硬件连接

TXD和RXD在J7中已经交换，如果与计算机通信，仅需要一条串口延长线便可，无需交叉。

USB2.0接口（J8,U10）

为了更好地满足开发人员进行二次开发，开发板上还设计了USB2.0设备接口，接口采用USBB型连接座，板上采用USB2.0设备接口控制芯片ISP1581来完成USB2.0通信中的时序转换和数据包处理。

ISP1581是Philips公司推出的一款高性能、低成本、完全符合USB2.0接口规范的USB设备接口芯片，它与CPU之间的通信是通过一组高速通用并行接口来实现的。

ISP1581可以自动检测USB2.0系统和USB1.1系统，从而自动在高速和全速模式之间进行转换。

鉴于该芯片的性能、成本以及易用性，该芯片在图像类、海量存储类、通信设备、打印设备以及人机交互设备中得到了广泛的应用。

ISP1581与FPGA的硬件连接见2-8。

U10引脚

WR#

RD#

READY

INT

WAKEUP

EOT

DREQ

DACK

INTRQ

DIOR

DIOW

RESET#

表2-8ISP1581与FPGA的硬件连接

‘#’表示该信号低电平有效。

以太网接口（J5,U4）

在嵌入式系统设计应用当中，以太网接口是一个必不可少的东西，尤其是在uClinux或Linux等系统中，以太网接口更是必备接口之一。

本开发板上依然提供了以太网接口，采用CS8900A芯片来完成数据包的处理任务。

CS8900A是一款基于ISA接口的低成本以太网控制器，该芯片内部集成了数据处理所需的RAM、10BASE-T数据发送和接收滤波器以及一个能够提供24mA驱动电流的ISA总线接口。

ISP1581

与FPGA的硬件连接见表2-9。

G26

G25

H26

H25

J26

J25

K26

K25

G22

G23

G24

G21

F23

F24

E23

E24

J24

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