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数电实验仿真

数电仿真实验报告

08级电气2班

胡慧明

2008302540040

实验一组合逻辑电路设计与分析

1．实验目的

（1）.学习掌握组合逻辑电路的特点；

（2）.利用逻辑转换仪对组合逻辑电路进行分析与设计。

2.实验原理

组合逻辑电路是一种重要的数字逻辑电路：

特点是任何时刻的输出仅仅取决于同一时刻输入信号的取值组合。

根据电路确定功能，是分析组合逻辑电路的过程，一般按图1-1所示步骤进行分析。

图1-1组合逻辑电路的分析步骤

根据要求求解电路，是设计组合逻辑电路的过程，一般按图1-2所示步骤进行设计。

图1-2组合逻辑电路的设计步骤

逻辑转换仪是在Multism软件中常用的数字逻辑电路设计和分析的仪器，使用方便.简洁。

3.实验电路及步骤（Multisim）

（1）.利用逻辑转换仪对逻辑电路进行分析：

按下图所示连接电路:

经分析得到真值表和表达式：

（2）.根据要求利用逻辑转换仪进行逻辑电路的设计。

问题提出：

有一火灾报警系统，设有烟感、温感、紫外线三种类型不同的火灾探测器。

为了防止误报警，只有当其中有两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警信号，试设计报警控制信号的电路

在逻辑转换仪面板上根据下列分析出真值表如下图所示：

由于探测器发出的火灾探测信号也只有两种可能，一种是高端平

（1），表示有火灾报警；一种是低电平（0），表示正常无火灾报警。

因此，令A、B、C分别表示烟感、温感、紫外线三种探测器输出的信号，为报警控制电路的输入、令F为报警控制电路的输出。

生成的报警控制信号电路：

思考题

1.设计一个4人表决电路。

如果3人或3人以上同意，则通过；反之，则被否决。

用与非门实现。

记A、B、C、D四个变量分别表示四个人，若同意输出1，反之输出0。

在逻辑转换仪面板上分析出真值表如下图所示：

化简逻辑表达式后并转化成与非门电路如下图所示：

2.利用逻辑转换仪对下图所示逻辑电路进行分析：

得出的真值表如下：

逻辑功能分析：

当A、B不同时为1时（任意一个不为1或都不为1），输出为C非；

当A、B同时为1时，输出为C。

AB端作为控制信号控制输出与C的关系。

实验二编码器、译码器电路仿真实验

一、实验要求

（1）掌握编码器、编译器的工作原理。

（2）常见的编码器、译码器的应用。

二、实验原理

我们知道数字信号不仅可以用来表示数，还可以用来表示各种指令和信息。

所谓编码是指在选定的一系列二进制数码中，赋予每个二进制数码以固定含义。

例如，用二进制数码表示十六进制数叫做二—十六进制编码。

能完成编码功能的电路统称为编码器。

74LS148D是常用的8线—3线优先编码器，如图2-1所示。

在8个输入线上可以同时出现几个有效输入信号，但只对其中优先权最高的一个有效输入信号进行编码。

其中7端优先权最高，0端优先权最低，其他端的优先权按端脚号的递减吮顺序排列。

E1为选通输入端，GS为优先标志端。

该编码器输入、输出均为低电平有效。

译码是编码的逆过程，将输入的每个二进制代码赋予的含义“翻译”过来，给出相应的输出信号。

能够完成译码功能的电路叫做译码器。

74LS138D属于3线—8线译码器，如图2-2所示，该译码器输入高电平有效，输出低电平有效。

图2-1编码器74LS148D图2-2译码器74LS138D

8位信号输入端

7端优先权最高三个使能端三路输入端

0端优先权最低

三、实验电路（Multisim）

（1）8-3线有限编码器具体点路如图所示：

利用9个单刀双掷开关（J0—J8）切换8位信号输入端和选通输入端（~E）输入的高低电平状态。

利用5个探测器（x1—x5）观察3为信号输出端、选通输出端、优先标志端输出信号的高低电平状态（探测器亮表示输出高电平“1”，灭表示输出低电平“0”）。

（2）3—8线译码器具体电路如下图所示，说明如下：

利用3个单刀双掷开关（J1—J3）切换二路输入端输入的高低电平状态。

利用8个探测器（x0—x7）观察8路输出端输以信号的高低电平状态（探测器亮表示输出高电平“1”，灭表示输出低电平“0”）。

使能端G1接高电平，G2A接低电平，G2B接低电平。

四、实验步骤

（1）8-3线优先编码器实验步骤。

按图1所示连接电路。

切换9个单刀双掷开关（J0—J8）进行仿真实验，将结果填入表格中。

输入端中的“1”表示接高电平，“0”表示接低电平，“X”表示接高、低电平都可以。

输出端中的“1”表示探测器亮，“0”表示探测器灭。

该编码器输入、输出均为低电平有效。

表格18-3线优先编码器真值表（输入、输出端均为低电平有效）

输入端

输出端

（2）3-8线译码器实验步骤。

按图2所示连接电路。

切换3个单刀双掷开关（J1-J3）进行仿真实验，得到下表所示结果。

输入端中的“1”表示接到电平，“0”表示接低电平。

输出端中的“1”表示探测器亮，“0”表示探测器灭。

该译码器输入高电平有效，输出低电平有效。

表格23-8线译码器真值表（输入高电平有效，输出低电平有效）

输入端

输出端

G2A

G2B

思考题：

（1）利用两块8-3线优先编码器74LS148D设计16-4线优先编码电路，然后仿真验证16-4线优先编码器的逻辑功能。

（2）利用两块3-8线译码器74LS138D设计4-16线译码器电路，然后仿真验证电路功能。

实验三竞争冒险电路仿真实验

一．实验目的

（1）掌握组合逻辑电路产生竞争冒险的原因。

（2）学会竞争冒险是否可能存在的判断方法。

（3）了解常用消除竞争冒险的方法。

二．实验原理

在组合逻辑电路中，由于门电路存在传输延时时间和信号状态变化的速度不一致等原因，使信号的变化出现快慢的差异，这种现象叫竞争，竞争的结果是使输出端可能出现错误的信号，这种现象叫做冒险。

所以有竞争不一定有冒险，有冒险一定存在竞争。

利用卡诺图可以判断组合逻辑电路是否可能村组啊竞争冒险现象，具体做法如下：

根据逻辑函数的表达式，做出其卡诺图，若卡诺图中填1的格所形成的卡诺图有两个相邻的圈相切，则该电路存在竞争冒险的可能性。

既然电路存在竞争就可能产生冒险造成输出的错误动作，因此，必须杜绝竞争冒险现象的产生，常用的消除竞争冒险的方法有以下4种：

加取样脉冲，消除竞争冒险，修改逻辑设计，增加冗余项；在输出端接滤波电容；加封锁脉冲等。

三．实验电路

（1）0型冒险电路如图1所示，说明如下：

该电路的逻辑功能为F=A+A’=1，也就是说从逻辑功能上看不管信号如何变化，输出应该恒为1，但由于74LS05D非门电路的延迟，引起输出端在一小段时间内出现了不应该出现的低电平（负窄脉冲），这种现象称为0型冒险。

实验中模拟示波器显示如下图所示

（2）1型冒险电路如图2所示，说明如下：

该电路的逻辑功能为F=A，A’=0,也就是说从逻辑功能上看不管信号如何变化，输出应该恒为0.但由于74LS04D非门电路的岩石，引起输出端在一小段时间里出现了不应该出现的高电平（正窄脉冲），这种现象称为1型冒险。

实验中模拟示波器显示如下图所示

（3）多输入信号同时变化时产生的冒险电路，具体电路如图3所示，说明如下：

该电路的逻辑功能为F=AB+A’C，已知B=C=1，所以F=A+A’,但是由于多输入型号的变化不同时引起该电路出现冒险的现象。

实验中模拟示波器显示如下图所示

为了小数竞争冒险现象，采用修改逻辑设计，增加冗余项BC,使原来逻辑表达式F=AB+A’C变成F=AB+A’C+BC，采用修改后电路如图所示

实验中模拟示波器显示如下图所示

思考题

如图3-5所示电路是否存在竞争冒险现象，若存在如何消除？

当B=C=0时存在竞争冒险。

仿真分析如下：

实验中模拟示波器显示如下图所示

修正后：

实验中模拟示波器显示如下图所示

实验四触发器电路仿真实验

一．实验目的

（1）掌握边沿触发器的逻辑功能

（2）逻辑不同边沿触发器逻辑功能之间的相互切换。

二．实验原理

触发器是构成时序电路的基本逻辑单元，具有记忆，存储二进制信息的功能。

从逻辑功能上将触发器分为RS、D、JK、T、T’等几种类型，对于逻辑功能的描述有真值表，波形图，特征方程等几种方法。

功能不同的触发器之间可以相互转换。

边沿触发器是指只在CP上升沿或下贱沿到来时接受此刻的输入信号，进行状态转换，而其他时刻输入信号转台的变化对其没有影响的电路。

集成触发器通常具有异步置位、复位功能。

74LS74D是在一片芯片上包含两个完全独立边沿D触发器的集成电路，其逻辑符号与外引线注解见图1所示。

对它的分析可分为一下三种情况：

（1）无论CP、D为何值，只要~1CLR=0，~1PR=1，触发器置零；只要~1LCR=1，~1PR=0，触发器置1.（“~”表示非）

（2）当~1CLR=~1PR=0时为不允许转台。

（3）当~1CLR=~1PR=1且CP处于上升沿时，

=D。

74LS112D是在一片芯片上饱和两个完全独立边沿JK触发器的集成电路。

对它的分析可分为以下三种情况：

（1）无论CP、J、K为何值，只要~1CLR=0，~1PR=1，触发器置零；只要~1CLR=1，~1RP=0，触发器置1。

（“~”表示非）

（2）当~1CLR=~1PR=0时为不允许状态。

（3）当~1CLR=~1PR=1且CP处于下降沿时，

。

图表1174LS74D逻辑符号和引脚注解

图表1274LS112D逻辑符号和引脚注解

三．实验电路

（1）D触发器仿真电路如图3所示，说明如下：

利用单刀双掷开关J1、J2、J3、J4切换输入管脚的信号电平状态，利用探测器X1观察输出管脚的信号电平状态。

用示波器查看输出管脚的信号波形。

按照仿真电路实验，利用开关来改变~IPR,1D,~1CP,CP的状态，观察输出端1Q的变化，将结果填入下表并验证结果，输入端的1表示高电平，0表示低电平，x表示接高接低都可以，输入端1表示探测灯亮，0表示探测等灭。

输入端

现态

次态

~CLR

~PR

Qn+1

（2）JK触发器仿真电路如图4所示，说明如下：

利用单刀双掷开关J1、J2、J3、J4、J5切换输入信号电平状态，利用探测器X1观察输出管脚的信号电平状态。

用示波器查看输出管脚的信号波形。

所得真值表如下：

输入端

现态

次态

~CLR

~PR

Qn+1

思考题

由于D触发器使用方便，JK出发去功能完善，怎样将JK触发器和D触发器分别转换为T触发器。

答：

（1）将D触发器反向输出端

接至输入端D，就构成了一个T触发器。

（2）将JK触发器JK端接高电平，就构成了一个T触发器。

实验五计数器电路仿真实验

一．实验目的

（1）了解条调数器的日常应用和分类。

（2）熟悉集成计数器逻辑功能和其各控制端作用

（3）掌握计数器使用方法。

二．实验原理

统计输入脉冲个数的过程为技术。

能够完成技术工作的电路陈祚计数器。

计数器的基本功能是统计叫脉冲的个数，即实现技术炒作，也可用于分频、定时、产生节拍脉冲等。

计数器的种类很多、根据计数脉冲引入方式的不同，将计数器分为同步计数器和异步计数器；根据技术过程中技术变化趋势，将计数器分为加法计数器、减法计数器、可逆计数器；根据计数器中计数长度的不同，可以将计数器分为二进制计数器和非二进制计数器（例如十进制、N进制）。

二进制计数器是构成其他各种计数器的基础。

按照计数器中计数值的编码方式，用n表示二进制代码，N表示状态位，满足N=

的计数器称作二进制计数器称作二进制计数器。

74LS161D是常见的二进制加法同步计数器。

74LS191D是常见的二进制加/减同步计数器。

三.实验内容及步骤

1、74LS161D构成的二进制加法同步计数器，具体电路如图所示

该电路采用总线方式进行连接。

利用J1、J2、J3、J4四个单刀双掷开关可以切换74LS161D第7、10、9、1脚输入的高低电平状态。

74LS161D第3、4、5、6脚（4位二进制输入端）同时接高电平。

74LS161D第15脚（进位输出端）接探测器X1。

V1为时钟信号。

利用逻辑分析仪观察思维二进制输出端（第11、12、13、14脚）、进位输出端（第15脚）和时钟信号端（第2脚）的波形。

利用数码管U2显示计数器的计数情况。

2、74LS191D构成的二进制加/减同步计数器

利用J1、J2、J3、三个单刀双掷开关可以切换74LS191D第5、11、4脚输入的高低电平状态。

74LS191D第1、9、10、15脚（4位二进制数输入端）同时接高电平。

74LS161D时钟信号。

最小变换时的标志信号（第12脚）和时钟信号端（第14脚）的波形。

利用数码管U2显示计数器的技术情况。

四.思考题

1.模仿图5-174LS161D构成的二进制加法计数器，设计由74LS162D构成的十进制加法同步

计数器

利用数码管U2显示计数器的技术情况:

（2）模仿图74LS191D构成的二进制加/减法同步计数器，设计由74LS192D构成的十进制加/减同步计数器，并且验证实际结果是否与理论值相吻合。

利用数码管U2显示计数器的技术情况:

实验六任意N进制计数器电路仿真实验

一．实验目的

（1）学会分析任意N进制计数器。

（2）灵活应用钩沉任意N进制计数器的三种方法。

二．实验原理

1、简单连接法：

将两个计数器首尾相连，构成一个新的计数器，该计数器的模是两个计数器模的乘积。

2、清零端复位法：

开始计数后，经过M个脉冲，技术状态达到SM，通过辅助门电路将SM译码，产生一个清零信号加至计数器的清零端，使计数器返回到初始零状态，这样就跳跃了（N-M）个状态，从而构成了M进制计数器。

3、利用置入控制端的置位法：

利用中规模器件的置入控制端，以置入某一固定二进制数值的方法，从而使N进制计数器跳跃（N-M）个状态，实现M进制计数器。

三．实验电路

1、简单连接法构成模为100的计数器

该电路采用总线方法进行连接。

U2、U4为带译码的数码管，XLA1为逻辑分析仪，从现实出来与各条总线连接的单线名称可以看书各个元器件之间的连接关系。

计数脉冲同时加到U1、U3计数器上，地位计数器U1的进制（RCO）信号控制高位计数器U3的技术控制信号（ENT），只有当地位计数器U1记满（进制信号输出）时，高位计数器U3才能进行技术。

X1（探测器）探测在什么条件下输出进位信号。

2、清零端复位法构成的八进制计数器

当技术到“8”时74LS161D的QD端输出高电平，74LS05非门输出低电平，令74LS161D的清零端（~CLR）等于零，74LS161D被强制复制，数码管现实从“7”返回“0”又开始重新计数，从而构成了八进制计数器。

（3）置入控制端的职位法构成的八进制计数器实现步骤。

当计数器技术到“7”状态时，QA=QB=QC=1，令与非门U3A输出低电平送给~LOAD，

使计数器QA、QB、QC、QD输出状态与输入A、B、C、D状态相同（输入A、B、C、D都接地，表明状态为“0”），这样就跳跃了“8”至“F”共8个状态，从而构成八进制计数器。

思考题

（1）如何利用简单连接法将两个二进制加法计数器74LS161D构成一个模256的计数器。

（2）如何利用最高位与下级时钟相连将两个二进制加法计数器74LS161D构成一个模100的计数器。

（3）如何利用清零端复位法将二进制加法计数器74LS161D和一些辅助们电路构成一个模为5的计数器。

（4）如何利用置入控制端的置位法将二进制加法计数器74LS161D和一些辅助门电路构成一个模为6的计数器。

实验七数字抢答器设计

一．设计任务与要求

1.抢答器同时提供8名选手或8个代表队比赛，分别用8个按钮S0~S7表示。

2.设置一个系统清除和抢答控制开关S，该开关由主持人控制。

3.抢答器具有锁存与现实功能。

即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。

选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。

4.抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。

当主持人启动“开始”按键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续时间0.5秒左右。

5.参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示算手的编号和抢答的时间，并保持到主持人将系统清除为止。

6.如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00.

二．预习要求

1.复习编码器、十进制加、减计数器的工作原理。

2.设计可预置时间的定时电路。

3.分析与设计时序控制电路。

4.画出寝室抢答器的整机逻辑电路图。

三、设计原理与参考电路

1.数字抢答器总体方框图

如图1所示为总体方框图。

其工作原理为：

接通电源后，主持人将开关拨到“清除”状态,抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置于开始状态，宣布“开始”抢答器工作。

定时器倒计时，扬声器给出声响提示。

选手在定时时间内抢答，抢答器完成：

优先判断、编号锁存、编号显示、扬声器提示。

当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。

如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。

设计的抢答器如下：

四、实验内容及方法

1.绘制调试抢答器电路。

2.设计可预置时间的定时电路，并进行组装和调试。

当输入1Hz的时钟脉冲信号时，要求电路能进行减计时，能输出低电平有效地定时时间到信号。

3.设计调试报警电路。

4.完成定时抢答器的联调，注意各部分电路之间的时序配合关系。

然后检查电路各部分的功能，使其满足设计要求。

五、实验报告及心得：

按照电路进行仿真，按下开关，显示器应该显示。

但是，我设计的电路显示器并没有显示，说明线路设计有错误。

六、思考题

1.在数字抢答器中，如何将序号为0的组合，在七段显示器上改为显示8？

答：

248D端口不接无效位，改接入电路中受到信号控制就可以了。

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