数字逻辑54.docx

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数字逻辑54

组合运算电路（校验，比较，加减）

基本设计方法

查表式设计：

根据真值表进行整体设计，并行运算；

速度快，电路复杂；

迭代式设计：

将运算拆分为标准单元进行设计，再进行串行组合运算；

电路简单，速度慢；

异或门

不同时输出1，相同时输出0；

逻辑关系与结构：

p.290图5-71

符号表达：

p.290图5-72

奇偶校验电路

功能：

判断数据串中1的个数，奇数个时输出1，偶数个时输出0；

迭代单元：

采用异或门进行迭代级联：

输入Di，Yi-1；输出Yi

第一级输入：

D0，0；

p.291图5-74

集成器件：

74x280

p.291图5-75

比较器

对2个长度相等的数据串比较，判断是否相等或数值大小；

相等比较器

功能：

相等时输出0，不相等时输出1；

1位相等比较异或门（异或非门）

多位相等比较：

并行比较--异或门阵列+或门

p.297图5-78

迭代比较：

逐位比较并传递结果，适合于串行数据比较；

单元模块设计：

输入Ai，Bi，Yi-1；输出Yi

p.298图5-80（注意：

此图输出定义与以上讨论相反）

数值比较器

功能：

用3个输出分别表达大于，小于和等于的结果；

迭代单元：

低位输入Gi-1，Li-1，本位输入Ai，Bi；

输出：

Gi，Li；

集成比较器

74x854位数值比较；

提供大于，等于和小于的输入/输出端口，可进行级联；

p.298图5-81

加法器

功能：

两个二进制数据（输入）相加，得出数量和（输出）

半加器：

不考虑低位进位输入：

2位输出：

2位

全加器：

（迭代单元）考虑低位进位

输入：

3位加数X和Y，低位进位CIN

输出：

2位本位和S，进位COUT

逻辑图和符号P.305图5-86

串行进位加法器

由多个全加器迭代构成

P.305图5-87

特点：

电路结构简单；延迟时间长，速度慢；

先行进位加法器

解决进位信号的传递问题

方案：

设计一个组合电路直接由输入生成各进位信号，送

入各一位加法器的输入端

P.307图5-89

MSI加法器74x2834位二进制先行进位加法器

P.309图5-91

加法器的应用

利用全加器构成全减器

对应关系及变化：

被加数—被减数不变；

加数—减数改为低电平有效；

进位输入/输出—借位输入/输出改为低电平有效；

本位和—本位差不变；

P.306图5-88

利用4位加法器实现编码转换

余3码=8421码+0011

习题：

1设计每次处理2位的相等比较器迭代单元，该单元有1个输出Y和5个输入C，A1，A0，B1，B0；当A与B不相等时输出为1，相等时输出与C相同；写出输出函数的最小积之和表达式。

2设计每次处理2位的加法器迭代单元，该单元有3个输出S1，S0，CO，5个输入CI，A1，A0，B1，B0；S为当相加的本位和，CO为向高位的进位，CI为来自低位的进位；写出各输出函数的最小积之和表达式。

3利用74x138和与非门设计全加器；写出各输出函数的最小项和表达式，画出电路连接图。