集成电路制造流程.ppt

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2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,1,芯片制造过程,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,2,集成电路制造流程,晶圆-单晶制备,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,3,直拉法拉单晶,晶圆-单晶制备,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,4,区熔法拉单晶,为了得到所需的电阻率的晶体，掺杂材料被加到拉单晶炉的熔体中，纯硅的电阻率在2.5X105欧cm.掺杂浓度在2X1021/m3,电阻率1020欧cm.,晶圆-切片,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,5,切片磨片倒角得到晶圆,晶圆制备-外延层,硅的外延发展的起因是为了提高双极器件和集成电路的性能。

外延层就是在重掺杂衬底上生长一层轻掺杂的外延层。

外延层的作用在优化PN结击穿电压的同时降低了集电极电阻。

在CMOS工艺中器件尺寸的缩小将闩锁效应降到最低。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,6,光刻,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,7,光刻的本质是把电路结构复制到以后要进行刻蚀和离子注入的硅片上。

这些结构首先以图形的形式制作在掩膜板的玻璃板上，通过紫外光透过掩膜板把图形转移到硅片上的光敏薄膜上。

光刻,光刻使用光敏材料和可控的曝光在硅表面形成三维图形。

光刻的过程是照相、光刻、掩膜、图形形成过程的总称。

总的来说，光刻就在将图形转移到一个平面的任一复制过程。

光刻通常被认为是IC制造中最关键的步骤，需要很高的性能才能结合其他工艺获得高成品率的最终产品。

据估计光刻成本在整个硅片加工成本中几乎占到1/3.,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,8,光刻,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,9,掺杂,硅片在生长过程中被掺入了杂质原子，从而形成了P型和N型硅。

杂质的类型由制造商决定，在硅片制造过程中，有选择地引入杂质可以在硅片上产生器件。

这些杂质通过硅片上的掩膜窗口，进入硅的晶体结构中，形成掺杂区。

掺杂的工艺扩散和离子注入2种方法。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,10,掺杂-扩散,硅中固态杂质的扩散需要3个步骤：

预淀积、推进（推阱）、和退火（激活杂质）。

预淀积过程中，硅片被送入到高温扩散炉中，杂质从源转移到扩散炉中，温度800到1100持续1030分钟，杂质仅进入了硅片很薄的一层。

推进：

在高温过程中（1000到1250），使淀积的杂质穿过硅晶体，在硅中形成期望的结深。

退火：

温度稍微升高一点，使杂质原子与硅中原子键合，激活杂原子。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,11,掺杂-离子注入,离子注入是一种向硅材料中引入可控数量的杂质，以改变其电学性能的方法。

在现代硅制造过程中有广泛的应用，其中最主要的用途是掺杂半导体材料，离子注入能够重复控制杂质浓度和深度，在几乎所有的应用中都优于扩散。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,12,离子注入机示意图,掺杂-离子注入,精确控制杂质含量（误差在2%左右,扩散工艺为510%）很好的杂质均匀性（通过扫描的方法来控制杂质的均匀性）对杂质穿透深度有很好的控制（通过控制离子束能量控制杂质的穿透深度）低温工艺（注入温度在中温125下进行）高速离子束能穿过薄膜更小的侧墙扩散，使器件分布间隔更加紧密，减小栅-源和栅-漏重叠。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,13,CVD（化学气象淀积）,化学气象淀积是通过气体的化学反应在硅片表面上淀积一层固体膜的工艺。

CVD工艺经常用来淀积1.二氧化硅：

用于形成层间介质，浅槽隔离的填充物和侧墙。

2.氮化硅：

用于制造浅槽隔离用的掩膜和硅片最终的钝化层。

3.多晶硅：

用于淀积多晶硅栅或多晶硅电阻。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,14,N阱扩散,N阱CMOS工艺中，NMOS位于外延层，而PMOS位于N阱中。

晶片热化后使用N阱掩膜板对外延层上的氧化层上的光刻胶进行光刻，氧化物刻蚀出窗口后，从窗口注入一定剂量的磷离子。

高温推结工艺产生深的轻掺杂N型区域，称为N阱。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,15,场注入（沟道终止注入）,为了制造实用的MOS管，CMOS工艺一直谨慎的减小阈值电压。

LOCOS（localoxidationofsilicon，局部氧化）可以使用厚的场氧来提高后场阈值电压，避免在场氧下形成反型层。

同时可以在场区下面选择性注入一些杂质来提高厚场区的阈值电压。

P区接受P型的场区注入，N区接受N型的沟道注入。

在所有场氧生长的地方都需要进行场注入：

1、场区注入时可以确保场氧在较大电压偏置下不会形成反型层。

2、重掺杂下的反偏PN结的反向漏电流很小，确保2个MOSFET不会导通。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,16,场氧（热氧化生长）,热氧化即通过把硅暴露在高纯氧的高温气氛围里完成均匀氧化层的生长。

热氧化分为湿氧氧化和干氧氧化两种。

湿氧氧化：

当反应中有水汽参与，即湿氧氧化，氧化速率较快。

干氧氧化：

如果氧化反应在没有水汽的环境里，称为干氧氧化。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,17,场氧（热氧化生长）,湿氧氧化因为水蒸气在Si中的扩散速度比氧气快，所以湿氧氧化速度快，氧化膜的质量差。

干氧氧化速度慢，但是氧化膜的致密度较好。

湿氧氧化一般用于制造场氧，干法氧化用于制造硅栅用的薄氧。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,18,栅氧和阈值电压调整,未经调整的PMOS管的阈值电压在-1.5V到-1.9V之间，NMOS可能在-0.2V到0.2V之间。

所以在栅氧（厚度在0.01um0.03um）生长后，一般在栅氧区注入硼来进行阈值电压调整。

工艺线上一般同时对NMOS和PMOS进行阈值电压调整，将NMOS阈值电压调整到0.70.8V，PMOS调整到0.80.9V阱区掺杂浓度过高会导致阱区结电容和衬偏效应更加明显，阈值电压调整可以降低阱的掺杂浓度。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,19,多晶硅淀积,使用多晶硅掩膜（也成Poly层）光刻淀积多晶硅层，现代工艺足以制造22nm（May2，2011）的多晶硅栅。

栅长的变化直接影响晶体管的跨度，因而对多晶硅的刻蚀成为了CMOS工艺中最关键的光刻步骤，也是最有挑战性的光刻步骤。

一般我们把能刻蚀的最小栅长称为工艺线的特征尺寸。

使用SiH4在650下化学气象淀积多晶硅（注意10001250会形成单晶硅）对多晶硅层进行磷离子注入，用于减小多晶硅的方块电阻（10-40/）。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,20,源/漏注入,使用硼掺杂来形成P+有源区，用于形成PMOS器件，现代工艺一般使用多晶硅栅来做自对准。

P+也用于和P衬底接触，将衬底置于固定某一定电压（一般为最低电压，比如地）来避免NMOS发生闩锁效应（latch-up）。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,21,源/漏注入,使用砷离子注入来形成N+有源区，用于形成NMOS器件，采用多晶硅栅来做自对准。

N+也用于来和N阱形成阱接触，将N阱置于固定某一电压（一般为最高电压VDD或源端电压），来避免PMOS发生闩锁效应（latch-up）.,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,22,接触孔,完成源/漏注入后，会使用CVD技术在晶圆上覆盖一层0.25um0.5um的SiO2。

然后在需要和金属接触的地方打出接触孔，以便让金属层同有源区或多晶硅形成欧姆接触。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,23,金属化,使用金属层来进行器件的电气连接，金属早期一般使用铝材料。

因为铝材料容易发生电迁移，某些工艺线会使用掺铜的铝来降低发生电迁移的可能性。

现代超深亚微米工艺一般使用铜来进行互连。

双层金属流程需要5块掩模版：

接触孔（用于和有源区或多晶硅进行欧姆接触），金属一，通孔（连接金属一和金属二），金属二。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,24,钝化层,在完成金属化后，会使用CVD工艺先淀积一层SiO2来做钝化层，最后再淀积Si3N4进行钝化，更好隔绝湿气。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,25,工艺扩展,双阱工艺双层PolyNMOS和PMOS使用不同的阈值电压调整多层金属，早期使用一层金属，慢慢扩展到双层金属，0.35um工艺可以提供34层金属，现代工艺足以提供6层以上的金属。

镍铬合金薄膜电阻（金属膜电阻，高方块电阻阻）BiCMOS工艺BCD工艺HVCMOS工艺,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,26,版图（Layout）设计,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,27,版图设计,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,28,版图设计,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,29,集成电路设计制造过程,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,30,集成电路设计制造过程,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,31,集成电路设计制造过程,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,32,集成电路设计制造过程,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,33,集成电路设计制造过程,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,34,集成电路设计制造过程,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,35,集成电路设计制造过程,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,36,集成电路设计制造过程,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,37,版图结构,集成电路加工的平面工艺设计制版加工成片芯片的剖面结构,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,38,芯片的剖面结构从平面工艺到立体结构，需要多层掩膜版，所以版图是分层次的，由多层图形叠加而成。

版图,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,39,版图,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,40,版图,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,41,N-well,P+implant,Ploy1,Contact,Via,Active,N+implant,Metal1,Metal2,版图,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,42,版图,1、N阱做N阱的封闭图形处，窗口注入形成P管的衬底2、有源区做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层3、多晶硅做硅栅和多晶硅连线。

封闭图形处，保留多晶硅4、有源区注入P+,N+区。

做源漏及阱或衬底连接区的注入5、接触孔多晶硅，扩散区和金属线1接触端子。

6、金属线1做金属连线，封闭图形处保留铝7、通孔两层金属连线之间连接的端子8、属线2做金属连线，封闭图形处保留铝,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,43,版图,1、N阱做N阱的封闭图形处，窗口注入形成P管的衬底,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,44,版图,2、有源区做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,45,版图,3、多晶硅做硅栅和多晶硅连线。

封闭图形处，保留多晶硅,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,46,版图,4、有源区注入P+,N+区。

做源漏及阱或衬底连接区的注入,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,47,版图,4、有源区注入P+区。

2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,48,版图,5、接触孔多晶硅，扩散区和金属线1接触端子,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,49,版图,6、金属线1做金属连线，封闭图形处保留铝,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,50,版图,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,51,反相器的版图与原理图对照,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,52,制造过程

（1）,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,53,制造过程

（2）,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,54,制造过程（3）,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,55,制造过程（4）,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,56,制造过程（5）,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,57,制造过程（6）,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,58,制造过程（7）,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,59,制造过程（8）,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,60,CMOS反相器截面,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,61,集成电路纵向剖面结构,2012-04-23,中国科学技术大学快电子实验室刘树彬赵雷,62,完成互连后的芯片表面状态,