数字电路抢答器电路设计.docx

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数字电路抢答器电路设计

《数字电子技术课程设计》报告

——数字电路抢答器电路设计

专业：

电子信息工程

班级：

姓名：

学号：

指导教师：

1.课程设计目的

抢答器电路设计方案很多，有用专用芯片设计的、有用复杂可编程逻辑电路设计的、有用单片机设计制作的、也有用可编程控制器完成的，但由于专用电路芯片通常是厂家特殊设计开发的，一般不易买到或价格较高，用其它方式设计的需要设计者具有相应的理论知识，并要通过仿真器、应用软件、计算机等辅助设备才能验证完成，不利于设计者的设计和制作。

而有些实际竞赛的场合，只要满足显示抢答有效和有效组别即可，故我打算不用所给的参考电路，而用一片74LS297（8位的数据锁存器）来实现此简易抢答器的功能。

这是一个显示方式简单、价格低廉、经济实用的抢答器。

在要求不高的场合，能完全符合需要

2、性能指标要求：

（1）设计制作一个可容纳8组参赛的数字式枪答器，每组设置一个抢答按钮供抢答者使用。

（2）根据数字式抢答器的功能和使用步骤，设计抢答者的输入抢答锁定电路、抢答者序号编码、译码和显示电路。

（3）设计定时电路，声、光报警或音乐片驱动电路。

（4）设计控制逻辑电路，起动、复位电路。

（5）设计计分电路，犯规电路。

3.电路组成框图

如图数字抢答器框图

如图所示为总体方框图。

其工作原理为：

接通电源后，主持人将开关拨到"清除"状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置“开始”状态，宣布"开始"抢答器工作。

定时器倒计时，扬声器给出声响提示。

选手在定时时间内抢答时，抢答器完成：

优先判断、编号锁存、

编号显示、扬声器提示。

当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。

如果再次抢答必须由主持人再次操作"清除"和"开始"状态开关。

4.元器件清单

元件清单：

74LS148

1

74LS279

1

74LS48

3

74LS192

2

NE555

2

74LS00

1

74LS121

1

510Ω

2

1KΩ

9

Ω

1

Ω

1

100kΩ

1

10kΩ

1

68kΩ

1

15kΩ

1

1

10uf

2

100uf

1

BUZZER（蜂鸣器）

1

LED

3

开关

9

5.各功能块电路图

抢答器电路设计

参考电路如图所示。

该电路完成两个功能：

一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。

工作过程：

开关S置于"清除"端时，RS触发器的端均为０，４个触发器输出置０，使74LS148的＝０，使之处于工作状态。

当开关S置于"开始"时，抢答器处于等待工作状态，当有选手将键按下时（如按下S5），74LS148的输出经RS锁存后，1Q=1,=1,74LS48处于工作状态，４Q３Q２Q=101,经译码显示为"５"。

此外，1Ｑ＝１，使74LS148＝１，处于禁止状态，封锁其他按键的输入。

当按键松开即按下时，74LS148的此时由于仍为１Ｑ＝１，使＝１，所以74LS148仍处于禁止状态，确保不会出二次按键时输入信号，保证了抢答者的优先性。

如有再次抢答需由主持人将Ｓ开关重新置“清除”然后再进行下一轮抢答。

74LS148为８线－３线优先编码器，表为其功能表。

如图74L148的功能真值表

如图数字抢答器电路

由节目主持人根据抢答题的难易程度，设定一次抢答的时间，通过预置时间电路对计数器进行预置，计数器的时钟脉冲由秒脉冲电路提供。

可预置时间的电路选用十进制同步加减计数器74LS192进行设计，具体电路如图所示。

表为74LS192的真值表。

如图可与知识间的定时电路

图为74LS192的真值表

输入

输出

MR

非PL

CPU

CPD

P3

P2

P1

P0

Q3

Q2

Q1

Q0

1

X

X

X

X

X

X

X

0

0

0

0

O

0

X

X

D

C

B

A

D

C

B

A

O

1

1

X

X

X

X

加计数

O

1

1

X

X

X

X

减计数

报警电路

图报警电路

555定时器和三极管构成的报警电路如图所示。

其中555构成多谐荡器，振荡频率fo＝1．43／［（RI＋2R2）C］，其输出信号经三极管推动扬声器。

PR为控制信号，当PR为高电平时，多谐振荡器工作，反之，电路停振。

时序控制电路

如图

时序控制电路是抢答器设计的关键，它要完成以下三项功能：

①主持人将控制开关拨到"开始"位置时，扬声器发声，抢答电路和定时电路进入正常抢答工作状态。

②当参赛选手按动抢答键时，扬声器发声，抢答电路和定时电路停止工作。

③当设定的抢答时间到，无人抢答时，扬声器发声，同时抢答电路和定时电路停止工作。

根据上面的功能要求以及图，设计的时序控制电路如图所示。

图中，门G1的作用是控制时钟信号CP的放行与禁止，门G2的作用是控制74LS148的输人使能端。

图11、4的工作原理是：

主持人控制开关从"清除"位置拨到"开始"位置时，来自于图11、2中的74LS279的输出1Q=0，经G3反相，A＝1，则时钟信号CP能够加到74LS192的CPD时钟输入端，定时电路进行递减计时。

同时，在定时时间未到时，则"定时到信号"为1，门G2的输出=0，使74LS148处于正常工作状态，从而实现功能①的要求。

当选手在定时时间内按动抢答键时，1Q＝1，经G3反相，A＝0，封锁CP信号，定时器处于保持工作状态；同时，门G2的输出=1，74LS148处于禁止工作状态，从而实现功能②的要求。

当定时时间到时，则"定时到信号"为0，=1，74LS148处于禁止工作状态，禁止选手进行抢答。

同时，门G1处于关门状态，封锁CP信号，使定时电路保持00状态不变，从而实现功能③的要求。

集成单稳触发器74LS121用于控制报警电路及发声的时间。

电路仿真总图

经过以上各单元电路的设计，可以得到定时抢答器的整机电路，如图

如图电路仿真总图

6各芯片的功能

74LS148优先编码器

在优先编码器中，允许同时输入两个以上的编码信号。

不过在设计优先编码器已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码

图给出了8线-3线优先编码器74LS148的逻辑图。

如果不考虑由G1，G2和G3构成的附加控制电路只有图中虚线框以内的这一部分。

从图写出输出的逻辑式。

即得到

为了扩展电路的功能和增加使用的灵活性，再74LS148的逻辑电路中附加了由门G1，G2和G3组成的控制电路，其中S非为选通输入端。

只有在S非=0的条件下，编码器才能正常工作。

而在S非=1时，所有的输出端均被封锁在高电平。

选通输出YS非和扩展端YEX非用于扩展编码功能。

由图2-2-1可知

图线-3线优先编码器74LS148的逻辑图

从图还可以写出

这说明只要任何一个编码输入端有低电平信号输入，且S=1，YEX非即为低电平。

因此，说YEX非的低电平输出信号表示‘电路工作’而且有编码输入。

根据式（）（）和，可以列出表所示的74LS148的功能表，它的输入和输出均以低电平作为有效信号。

表的功能表

由表中不难看出，在S非=0电路正常工作状态，允许I0—I7当中同时有几个输入端为低电平，即有编码输入信号，I7非优先权最高。

I0非的优先权最低，当I7非=0时。

无论其余输入端有无输入信号（表中以X表示），输出端只给出I7非的编码，即Y2非与Y1非与Y0非=000。

当I7非=1，I6非=0时，无论其余输入端有无输入信号，只对I6非编码，Y2非与Y1非与Y0非=001。

其余的输入状态不在这里说了啊。

表中出先的3中情况可以用YS非和的YEX非不同状加以区分。

74LS148管脚排列图

74LS297芯片工作原理

74LS279片具有锁存器的功能

其引脚图如下图所示：

74LS1485内部是4个基本RS触发器组成的。

当有一个人优先抢答后其它的就不能抢答了。

其它的虽然有电平输入，但是输入的电平保持原态不变，74LS279的内部的4个基本触发器的R输入端为高电平有效。

图74LS279的引脚图A和管脚图B

74LS279锁存电路器

锁存器电路可以用四R-S锁存器74LS279组成，74LS279是由四个基本的R-S触发器构成的锁存电路，S非端为直接置“1”端，R非端为直接置“0”端通常情况下输入端为高电平，

触发器处于保持状态。

锁存器参考电路如图6-2-2所示。

图中R非端接主持人控制开关，抢答前控制开关使锁存器输出为0，S1非，S2非，S3非，S4非分别与编码器的输出端A1，A2，A3和工作状态标志GS联接，当有抢答开关按下，编码器输出相应的二进制代码，经锁存器保持抢答信息，编码器工作状态标志GS使锁存器输出Q为“1”，Q联接到编码器74LS148的输入使能端S封锁其它路输入，同时接译码器电路74LS247的控制端BI非√RBO，当其为高电平时，译码器工作，当其为低电平时，字型全“灭”，Q1，Q2，Q3与译码显示电路的输入端相连，控制开关为支持人所设，S打向RESET端复位后才可以抢答。

如图6-2-274LS297锁存器参考

译码器

译码器的基本概述

译码：

译码的逆过程，即将输入代码“翻译”成特定的输出信号

译码器：

实现译码功能的数字电路

分类：

变量译码器和显示译码器。

七段数字显示原理

按内部连接方式不同，七段数字显示器部分为其共阴极和供阳极两种。

图6-3-1半导体显示器

利用字段的不同组合，可分别显示0-9十个数字，如图3-2-2所示

七段数字显示发光段组合图6-3-2

6-3-3显示译码器74LS48

图6-3-374LS48的管脚排列图

图6-3-3为试灯输入：

A0=0时，/LT=1时，若七段均完好，显示字形“8”。

该输入端常用于检查74LS48显示器的好坏；当A1=1时译码器方可进行译码显示，用来动态灭0。

当A2=1时，且A3=0，输入A3A2A1A0=0000时，则/IBX=0使数字符的各段熄灭：

/LT为灭灯输入/灭灯输出，当VCC=0时不管输入如何，数码管不显示数字；为控制低位灭0信号，当A3=1时，说明本位处于显示状态；若A3=0且低位为0，则低位0被熄灭。

表3-3-174LS48译码器的功能表

注：

H=高电平L=低电平X=不定，

1要求0到15的输出时，灭灯输入（BI）必须为开路或保持高电逻辑平，若不灭掉十进制0则动态灭灯输入（RBI）必须开路或处于高逻辑电平。

2当低逻辑电平直接加到灭灯输入（BT）时，不管其它任何输入的电平如何。

所有段的输出端都为低电平。

3当动态灭灯（RBI）和输入端A、B、C、D都处于低电平及试输入为高电平时，所有段的输出都为低电平并且动态灭灯输出（RBO）处于低电平（响应条件）

4当灭灯输入/动态灭灯输出（BI/RBO）开路或保持在电平，而试灯输入为低电平时，则所有各段的输出都为低电平。

注：

BI/RBO是线与逻辑。

用作灭灯输入（BI）或动态灭灯输出（RBO）之用，或兼作两者之用。

6．4芯片74LS192

74LS192是双时钟方式的十进制可逆计数器

CPU为加计数器时钟输入端CPD为减计数器时钟输入端

LD为预置输入控制端，异步预置。

CR为复位输入端，高电平有效，异步清除

CO为进位输出：

1001状态后负脉冲输出

BO为借位输出：

0000状态后负脉冲输出t

图6-4-174LS192引脚图

74LS192功能表

仿真

仿真图如下通

过观察波型与灯的指示可以得出以下结论：

1仿真抢答过程，假设由任一组别先按下抢答键，其余几组分别在之后任一时刻按下。

KEY_1在第一时刻输入高电平“1”表示1组先按下，其余各组分别在之后抢答。

由仿真结果可以看出LED_1一直保持高电平“1”不变，表示1组别对应的LED灯点亮，获得抢答权。

由此可见，此电路实现了抢答的基本功能。

2此电路主要芯片为2片74LS192，是十进制同步加法/减法计数器，所以需要同步时序脉冲的控制，所以输入为1Hz的秒脉冲，以及主持人控制开关FW输入为高电平“1”，使定时电路计数有效，观察输出信号H、L信号（已经大包），分别为高位的4位输出、低位的4位输出，打包成16进制输出，我们可以从仿真电路图中直接看出结果：

30－29－28－27－26………………………………01、00

并且高位借位信号BO1从高电平“1”  低电平“0”，实现了30s定时的功能，输出的借位脉冲可以给报警电路，使蜂鸣器报警。

3从仿真图中可以直观地看出当2号组别键按下时，对应的2号LED发光，再当主持人按下复位键J1时，LED灯熄灭，当复位键弹起时，即可以开始抢答。