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专业综合课程设计

《专业综合课程设计》任务书

学生姓名：

专业班级：

通信0805

指导教师：

工作单位：

信息工程学院

题目:

编码电路测试与MIX2电路设计

课程设计目的：

1.通过对THEX-1型综合实验平台的使用，较深入了解通信电路的原理；

2.掌握通信电路的测试方法和设计实验的方法；

3.学习利用EWB仿真设计简单通信系统的方法；

4.练习利用AltiumDesigner绘制PCB电路的方法；

5.提高正确地撰写论文的基本能力。

课程设计内容和要求

1.电路测试：

测试CVSD1，CVSD2，HMC，CON，CYC，JZ实验电路板。

要求详细分析实验电路的工作原理（说明每个元器件的作用和功能），写出测试项目，并对测试结果作出详细分析；如果电路板不能测出所需要的结果，要分析原因，找出电路板损坏的部位。

2.用EWB做出MIX2的仿真电路，并测试各点的波形；要求详细分析电路原理（说明每个元器件的作用和功能），对测试结果作出详细分析。

3.用AltiumDesigner绘制DPLL的PCB电路。

4.查阅不少于6篇参考文献。

初始条件：

1.THEX-1型8号综合实验平台及实验指导书。

2.示波器，万用表。

3.EWB和AltiumDesignerl软件。

时间安排：

第18周，安排设计任务；

第19周，完成实验测试和仿真电路的设计与测试；

第20周，完成PCB电路绘制；撰写设计报告，答辩。

指导教师签名：

年月日

系主任（或责任教师）签名：

年月日

摘要

本次课程设计的任务有三个部分，第一部分是通过对THEX-1型综合实验平台的使用，深入了解通信电路的原理，并掌握通信电路的测试方法和设计实验的方法；第二部分是通过对仿真软件EWB或Multisum的使用，掌握常见通信系统的设计方法和仿真分析技巧；第三部分是通过绘制简单电路的PCB板，掌握PCB的绘制流程和电子电路的设计工作。

第一部分的电路测试对CVSD1，CVSD2，HMC，CON，CYC，JZ实验电路板进行了相关测试，并详细的讲述了各个电路的的工作原理，测试项目和方法，测试结果及分析；第二部分的软件仿真用EWB软件对晶体三极管混频电路进行了仿真分析，并简要的介绍了EWB软件，给出了晶体三极管混频电路的原理介绍，分析并验证了仿真结果的正确性；第三部分的PCB绘制使用AltiumDesigner制作DPLL电路的PCB图，并详细的介绍了电路的原理图和PCB图的绘制流程。

关键词：

CVSD1，CVSD2，HMC，CON，CYC，JZ，AltiumDesigner，EWB

ABSTRACT

Thetaskofcoursedesignhasthreeparts,thefirstisthroughtheTHEX-1-basedexperimentalplatformforintegrateduseofin-depthunderstandingoftheprinciplesofcommunicationcircuits,andcontrolcommunicationscircuittestingmethodsandexperimentaldesignmethods;secondpartisEWBorMultisumofsimulationsoftwareusedtomasterthecommoncommunicationsystemdesignmethodsandsimulationtechniques;thirdpartbydrawingasimplecircuitPCB,thePCBdrawingprocessandtomasterelectroniccircuitdesign.

ThefirstpartofthecircuittestonCVSD1,CVSD2,HMC,CON,CYC,JZbreadboardfortherelevanttest,anddetailedaboutthevariouscircuitworks,andmethodsoftestitems,testresultsandanalysis;secondpartofthesoftwaresimulationusingEWBsoftwaretransistormixercircuitsimulationanalysis,andabriefintroductiontoEWBsoftware,givesthetransistormixercircuittheorydescription,analysisandsimulationresultsverifiedthecorrectness;thirdpartusingAltiumDesigner'sPCBproductiontodrawthePCBDPLLcircuitdiagramandadetaileddescriptionofthecircuitschematicandPCBmappingprocess.

Keywords:

CVSD1,CVSD2,HMC,CON,CYC,JZ,AltiumDesigner,EWB

第一部分电路测试

第1章循环码编译码器CYC电路测试

1.1实验原理分析

在信道传输数字信号时，由于信道传输特性及加性噪声的影响。

所收到的数字信号不可避免地会发生误码，为了使误码比特率尽可能降低，可采用信道编码，即差错控制编码。

差错控制编码的基本做法是：

在发送端被传输的信息序列上附加一些监督码元，这些多余的码元与信息码元之间以某种确定的规则相互关联（约束）。

接收端按照既定的规则检验信息码元与监督码元之间的关系，一旦传输过程中发生差错，则信息码元与监督码元之间的关系将受到破坏，从而可以发现错误，乃至纠正错误。

按照信息码元与附加的监督码元之间的检验关系可以分为线性码和非线性码。

若信息码元与监督码元之间的关系为线性关系，即满足一组线性方程式，则称为线性码。

反之，若两者不存在线性关系，则称为非线性码。

按照信息码元与监督码元之间的约束方式不同可以分为分组码和卷积码。

在分组码中，监督码元仅与本码组的信息码元有关，而与其它码组的信息码元无关。

卷积码则不然，虽然编码后序列也划分为码组，但监督码元不但与本组信息码元有关，而且与前面码组的信息码元也有约束关系。

循环码是一种重要的线性分组码。

它是在严密的代数学理论基础上建立起来的。

这种码的编码和解码设备都不太复杂，且检（纠）错能力较强，目前在理论上和实践上都有了较大的发展。

循环码具有两个特性：

封闭性，循环性。

所谓封闭性，是指一种线性码中的任意两个码组之和仍为这种码中的一个码组。

这就是说，若A1和A2是一种线性码中的两个许用码组，则（A1+A2）仍为其中的一个码组。

。

所谓循环性，是指循环性中任一码组循环一位（将最右端的码元移至左端或反之）以后，仍为该码中的一个码组。

表1-1给出一种（7，3）循环码的全部码组。

由此表可以直观地看出这种码的封闭性和循环性。

表1-1n=7k=3r=4（7，3）

码组编号

信息位

监督位

码组编码

信息位

监督位

a6a5a4

a3a2a1a0

a6a5a4

a3a2a1a0

000

001

010

011

0000

0111

1110

1001

100

101

110

111

1011

1100

0101

0010

例如：

表中的码组2⊕码组3=码组4；码组3⊕码组4=码组2。

表中的第2码组向右移一位即得到第5码组；第5码组向右移一位即得到第7码组。

同时通过表2亦可看出，根据二进制码的排列27=128，亦就是有128种码组排列，而符合循环码特性的只有表中的8种。

（7，3）循环码的码距d0=4。

在代数编码理论中，为了便于计算，把循环码码组中各码元当作是一个多项式的系数，即把一长为n的码组表示成T（x）=an-1xn-1+an-2xn-2+．．．+a1x+a0（1-1）

表2中的任一码组可以表示为

T（x）=a6x6+a5x5+a4x4+a3x3+a2x2+a1x1+a0（1-2）

例如，表中的第7码组可以表示为

T7（x）=1﹒x6+1﹒x5+0﹒x4+0﹒x3+1﹒x2+0﹒x1+1

=x6+x5+x2+1（1-3）

这种多项式中，x仅是码元位置的标记，例如上式表示第7码组中a6、a5、a2和a0为“1”，其他均为零。

因此我们并不关心x的取值。

这种多项式有时称为码多项式。

1.2实验电路原理图

循环码的编、译码系统由下列五部分组成：

定时单元、信码发生器及显示部分、编码器、模拟信道部分（包括错码发生器及显示部分）、译码器。

实验中以（15，6）循环码为例加以说明。

（1）定时单元

本单元提供编码器及译码器所需的时序信号。

其中时钟信号频率（CP）为4.096MHz。

本单元还提供编译码器所需的帧信号SW、K1、K2、K3，其波形与关系如图1-1所示。

图1-1时序波形图

触发器JK1、JK2、JK3、JK4及D5的输出分别为Q1、Q2、Q3、Q4、Q5帧信号为，K1信号为，K2信号为，K3信号为。

（2）信码发生器

本单元给编码器提供一个信号源，拔动开关（板上信码输入框内）置于＋5V时，发光二极管亮，代表输出“1”码元，若开关置于“0”，代表输出“0”码元。

根据二极管的状态可在面板上直接读出所需的信码。

信码从“000000”……“111111”共有26＝64种状态，代表64个码字。

每一个码字均由拔动开关组成。

在帧脉冲作用下，与门开启，手控信号并行输入移位寄存器（D触发器）的输入。

当脉冲消失后，随着时钟CP的作用，CDIN串行输出所需的码元。

（3）循环器编码器原理

编码器是本实验的主要部分。

循环码完全由其码长及生成多项式g（x）所决定，g（x）是一个能除尽xn+1的n-k阶多项式。

阶数低于n并能被g（x）除尽的一组多项式就构成一个（n,k）循环码。

对于（15，6）循环码根据生成多项式g（x）=x9+x6+x5+x4+x+1，采用5个异或门和D触发器组成编码器。

在K1信号的控制下，输入6位信息码元CDIN，一方面串行输入信道（即至收端译码器中的6位移存器），另一方面通过与门送入除法电路进行计算。

当第6位输入码元结束时，K1信号为零，在CP脉冲作用下，移位寄存器将计算的结果（CDOUT）送往信道，即在6位信息码元后附加了9位监督码元，使码长（N＝K＋R）为15。

（4）模拟信道部分

严格来说，编码输出的基带信号发入信道，若信道为有线的，需加均衡设备；若为无线信道，需加调制设备。

本实验的目的是观察编码输出波形及该波形经过信道后的纠错能力。

本实验设计了一个15位错码发生器（板上误码输入框内），可在任意位置置“1”使该位发生错误，相应的发光二极管显示错码产生的位置。

15位错码发生器的原理与前述信码发生器一样，不再详述。

错误发生器产生的“1”码与编码器输出的信号CDOUT相加，产生的码即为错码，经过模拟信道部分。

输出的信为带有错误的码元。

如编码器输出的信码为110011，经过该信道，信道输出错误码为000110，送入译码器去的信号即为110101。

（5）译码方框图及原理介绍

经过信道加错后的信码，在K1信号的作用下，进入6位移存器，同时另一路进入除法电路进行伴随式计算，当6个信码全存入移存器时，电子开关置于“0”，此时信码保存在移存器中，同时另一路已进入除法器的信码，在CP脉冲的作用下，进入除法电路及正交方程形成网络、大数逻辑判决电路。

图1-2译码器框图

若错码个数在2个以内，该系统能自动纠正，纠正后的信码通过电路开关进入移位寄存器，并在显示信号K3作用下，若发光二极管亮，表示“1”码，不亮表示“0”码。

此时译码信号是并行输出至显示部分的，它的显示信号与信源显示应一一对应（注意此时信道干扰产生的错码只能是1个或2个）。

假如信道中错误个数已超过纠错能力（即超过2个），那么译码器与编码不能对应。

1.3测试用具和步骤

实验用具：

双踪示波器一台，衰减探头2个。

实验步骤：

（1）以CLK为准，观察时钟单元的输出波形。

（2）在CDOUT观察附加在信息码后的9位监督码的波形，并与理论结果比较，观察是否一致。

（3）观察经过译码器后，该码的纠错能力：

加入1个或两个错码，译码与信码显示一致。

加入三个或三个以上错码，译码与信码显示部一致。

附6位信息位与9位监督位的表格如下：

表1-26位信息位与9位监督位表

6位信息位

9位监督位

6位信息位

9位监督位

6位信息位

9位监督位

000000

000000000

011000

001001110

110000

010011100

000001

001110011

011001

000111101

110001

011101111

000010

011100110

011010

010101000

110010

001111010

000011

010010101

011011

011011011

110011

000001001

000100

111001100

011100

110000010

110100

101010000

000101

110111111

011101

111110001

110101

100100011

000110

100101010

011110

101100100

110110

110110110

000111

101011001

011111

100010111

110111

111000101

001000

111101011

100000

100111001

111000

101110111

001001

110011000

100001

101001010

111001

100000100

001010

100001101

100010

111011111

111010

110010001

001011

101111110

100011

110101100

111011

111100010

001100

000100111

100100

011110101

111100

110111011

001101

001010100

100101

010000110

111101

011001000

001110

011000001

100110

000010011

111110

001011101

001111

010110010

100111

001100000

111111

000101110

010000

110100101

101000

011010010

010001

111010110

101001

010100001

010010

101000011

101010

000110100

010011

100110000

101011

001000111

010100

001101001

101100

100011110

010101

000011010

101101

101101101

010110

010001111

101110

111111000

010111

001111100

101111

110001011

1.4测试结果与分析

（1）时钟单元的波形图

图1-3CLK与SW波形图1-4CLK与K1波形

图1-5CLK与K2波形图1-6CLK与K3波形

触发器JK1、JK2、JK3、JK4及D5的输出分别为Q1、Q2、Q3、Q4、Q5帧信号为，K1信号为，K2信号为，K3信号为。

（2）在CDOUT观察附加在信息码后的9位监督码的波形。

图1-7信息位是000001时的监督位波形图1-8信息位是111000时的监督位波形

输入信号为000001，其对应的监督码为001110011，输出信号波形为信息码加监督码为000001001110011；输入信号为111000，其对应的监督码为101110111，输出信号波形为信息码加监督码为111000*********。

（3）观察经过译码器后，该码的纠错能力：

图1-8加入一位错码图1-9加入两位错码

图1-10加入三位错码

经验证得：

（1）加入一个或两个错码，译码与信码显示一致。

（2）加入三个或三个以上错码，译码与信码显示不一致。

第2章卷积码编译码CON电路测试

2.1实验原理分析

卷积码，亦称连环码，它是一种非分组码。

卷积码编码器把k比特信息段编成n比特的码组，但所编的n长码组不仅同当前的K比特信息段有关联，而且还同前面的（N-1）个（N>1，整数）信息段有关联。

人们常称这N个信息段中的码元数目nN为该卷积码的约束长度。

称N为码的约束长度，不同的是nN是以比特为单位的约束长度，而后者是以码组个数为单位的长度。

为方便起见本实验称谓的约束长度是指N。

一般来说，对于卷积码，k和n是较小的整数。

常把卷积码记作（n、k、N）卷积码，它的编码效率为RC=k/n。

（2，1，6）指的是1个码元的信息，2个码元的码组，6个码组的约束长度。

图2-1是（3，1，3）卷积码编码器的基本原理图，可用于理解卷积码编码器原理的逻辑分析。

图2-1（3，1，3）卷积码编码器的基本原理图

2.2实验电路原理图

卷积码的编、译码系统由下列四部分组成：

信码发生器及显示部分、编码器、模拟信道部分（包括错码发生器及显示部分）、译码器。

（2，1，6）卷积码实验电原理总图和脚位分配如图2-2所示。

图中，全局时钟采用4.096MHz，从U1的83P输入，“fp4”为四分频模块。

“pn”为8位信码（或误码）并／串转换模块，“code”为卷积码编码器，“decode”为卷积码译码器，译码后的信码可用示波器在49P和编码前的信码输入端5P双踪同步观察。

图2-2（2，1，6）卷积码实验电原理总图

2．8位信码（或误码）并／串转换模块“pn”如图2-3所示。

图2-38位信码（或误码）并／串转换模块“pn”电原理图

结合图2-2可以看出，目前实际输入的6位信码为“11010101”。

而上一个8位误码发生器产生一位错码（IN4），而下一个8位误码发生器亦产生一位错码（IN7），16位误码发生器产生的“1”码与编码器输出的CDOUT1相加，产生的码即为错码。

经过模拟信道部分，输出的信码为带有错误的码元CDOUT2，图中的SW信号为由CP（4MHz）变换形成的帧时序信号。

3．卷积码编码器模块“code”如图2-4所示。

图2-4卷积码编码器模块“code”电原理图

根据生成多项式G1（D）=1和G2（D）=D5+D4+D3+1，采用3个异或门和D触发器组成编码器。

输入8位信息码元CD_IN，一方面信码（CD_IN）串行输入信道（即至收端译码器），另一方面通过编码器电路产生监督码（CD_OUT）串行输入信道。

4．卷积码译码器模块“decode”如图2-5所示。

图2-5卷积码译码器模块“decode”电原理图

译码电路主要有监督码产生电路、校正子计算电路和大数逻辑电路组成。

由正交形成网络输出至大数逻辑判决电路，由四个三输入与非门及四输入与非门组成。

在2个错误以内，纠错电路能自行校正，译码器显示的码与编码器显示的码应一致，如果错误超过2个，译码电路会产生错纠现象，译码显示电路的码与编码器不一样，即使一样也是巧合。

2.3测试用具和步骤

测试用具：

双踪示波器一台，衰减探头2个。

CDIN/CODE＿OUT1为输入信号，CDOUT/CODE＿OUT2为监督码信号

CODE＿OUT为译码输出波形同CDIN/CODE＿OUT1

测试步骤：

（1）可根据信码输入和译码输出指示灯直接观察。

（2）观察经过译码器后，该码的纠错能力。

1．16个选择开关为误码输入，对应的指示灯亮为高表明输入误码，若信道加入1个或2个误码，译码显示电路与信码显示电路一致，则表示该码能纠正2个以下的错误。

2．若信道加入3个或3个以上误码，译码器显示电路与信码显示电路不一致，则表示错误码元已超过该码纠错能力，译码电路将产生乱纠现象。

3．若信道先加入3个或3个以上误码，再将误码数减至2个错误时，请按下CLR复位信号，译码显示电路应与信码显示电路一致。

2.4测试结果及分析

（1）加入2个错码时的译码输出结果

图2-6加入两位错码

由上图可知，当输入信码为00010000时，在信道中加入2个误码，译码显示电路与信码显示电路一致，仍为00010000。

所以，该码能纠正2个以下的错误。

（2）加入3个错码时的译码输出结果

图2-6加入三位错码

由上图可知，当输入信码为00010000时，在信道中加入3个误码，译码器显示电路与信码显示电路不一致，为01111101。

这表明错误码元已超过该码纠错能力，译码电路将产生乱纠现象。

第3章汉明码编译码HMC电路测试

3.1电路原理分析

下面我们通过（7，4）分组码的例子来说明如何具体构造这种线性码。

对于码组长度为n、信息码元为k位、监督码元为r＝n－k位的分组码，常记作（n，k）码，如果满足2r－1≥n，则有可能构造出纠正一位或一位以上错误的线性码。

设分组码（n，k）中，k=4，为能纠正一位误码，要求r≥3。

现取r＝3，则n＝k＋r＝7。

我们用a0ala2a3a4a5a6表示这7个码元，用S1、S2、S3表示由三个监督方程式计算得到的校正子，并假设三位S1、S2、S3校正子码组与误码位置的对应关系如表3-1所示。

表3-1（7，4）码校正子与误码位置

S1S2S3

误码位置

S1S2S3

误码位置

001

101

010

110

100

111

011

000

无错

由表可知，当误码位置在a2、a4、a5、a6时，校正子S1＝1；否则S1＝0。

因此有S1＝a6⊕a5⊕a4⊕a2，同理有S2＝a6⊕a5⊕a3⊕a1和S3＝a6⊕a4⊕a3⊕a0。

在编码时a6、a5、a4、a3为信息码元，a2、a1、a0为监督码元。

则监督码元可由以下监督方程唯一确定

即（3-1）

由上面方程可得到表30-2所示的16个许用码组。

在接收端收到每个码组后，计算出S1、S2、S3，如果不全为0，则表示存在错误，可以由表1确定错误位置并予以纠正。

例如收到码组为0000011，可算出S1S2S3=011,由表30-1可知在a3上有一误码。

通过观察可以看出，上述（7，4）码的最小码距

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