加法器设计.docx

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加法器设计

八位加法器设计

一、实验目的

通过本实验，了解MAX+PLUSII软件的安装及使用时所注意的事项，以及简单源程序的编制流程。

二、实验要求

熟练使用MAX+PLUSII及CPLDDN软件的使用，掌握源程序编辑编译下载的流程和方法。

三、实验步骤

（一）、MAX-PLUSII安装

1．推荐的PC系统配置

（1）奔腾Ⅱ或更好的PC机。

（2）256MB以上的有效内存，不低于128MB的物理内存。

（3）500MB以上的硬盘空间。

（4）windows95、windows98、windows2000操作系统。

2．版本

MAX+PLUSⅡ软件按使用平台可分为PC机版和工作站版，按使用对象可分为商业版、基本版和学生版。

商业版：

支持全部的输入方式，可以对设计电路进行功能分析、时序分析，并能将设计结果装载到Altera公司的各种芯片中。

商业版软件运行时需要一个授权码和一个并口硬件狗。

基本版（BASELINE）：

免费软件，在商业版上作了一些限制，支持30000门以下所有设计，支持原理图、AHDL语言，支持波形仿真、时间分析、编程下载，不支持VHDL语言，不支持某些器件等，约40MB。

基本版不需要并口硬件狗，只需要向Altera公司申请一个基本版授权码即可。

学生版（E+MAX）：

免费软件，功能与BASELINE版相同，但只支持MAX系列，约为20MB。

若要安装学生版，可以向Altera公司大学项目部申请一个学生版授权码。

3.安装

这里介绍基于pc机在windows98平台上MAXPLUSII10.0版本的安装过程。

在图1.1.1中，点击SETUP.EXE文件，按照正常软件的安装即可。

第一次运行MAXPLUSII需要设置授权码，设置过程如下：

在MAXPLUSII界面中，选择菜单命令option/licensesetup,出现如图1.1.2所示的对话框，通过browse按钮选择license.dat文件。

设置好授权码文件之后，选择ok按钮，就会回到MAX+PLUSII管理器界面中进行设计，如果不设置授权码，则图1.1.2所示licensesetup对话框中右边框中的功能就不能使用。

图1.1.1

图1.1.2

（二）、创建VHDL源文件

1）打开MAX+PLUSII，进入图1.2.1所示的工作界面。

图1.2.1MAX+PLUSII的主界面

图1.2.2

2）打开“file”->”new”（或点击左上角的空白图标），会弹出一个“new”对话框，选择建立源文件的类型。

本次实验使用VHDL语言来实现，所以选择文本编辑“texteditorfile”选项，按“ok”进入文本编辑环境（如上图）。

3）此时的编辑窗口是无名文本（默认的文件名是Untitled1）。

点击“file”->”save”，会弹出一个“saveas”窗口，在“filename”中输入文件名，在“directories”中选择保存的路径，这样就把程序保存为filename.VHD的格式文件。

图1.2.3

注：

对于每个新的设计项目，应该建立一个独立的子目录。

每个设计必须有一个项目名，而且项目名最好与设计文件名一致，同样，设计文件中的实体名最好与设计文件名一致。

选择好目录、文件名后建立好文件后方可进行程序文本的编辑（如设计文件名是mydesign、实体名（entity）的名字也是mydesign，项目名可相同也可以是其他的名字）。

（三）、VHDL语言程序的编译

1）编辑好源程序进行保存后方可进行程序的编译。

2）点击“file”->”project”->”name”，输入程序名，进行工程文件名的设置。

或点击“file”->”project”->”setprojecttocurrentfile”选项，使得编译器指向已设定的现行工程文件。

注意：

这一步是必须的，否则，编译器指向的文件是上一次编译的文件。

图1.3.1

3）点击主菜单“max+plusII”选项，出项子菜单，在点击compiler选项，屏幕上会出现编译对话框。

图1.3.2

a）在编译之前要先进行设置。

点击主菜单的assign选项，再点击子菜单中的device选项，得到device的对话框。

在devicefamily中，寻找系统中适用的芯片名。

图1.3.3

b）点击主菜单中的interfaces选项，在子菜单中找到vhdlnetlistreadersettings选项，就可在屏幕上显示对话框。

设置相应的工程库名。

图1.3.4

c）点击start，开始编译。

（四）、VHDL语言程序的仿真

1、生成仿真波形文件

a）跟编译一样，应设置当前工程文件名。

b）点击max-plusII选项，在子菜单中，点击waveformeditor选项，就可在屏幕上显示波形编辑窗口。

与文本编辑一样，利用file选项设置工程文件名。

图1.4.1

c）确定波形编辑的信号持续时间。

点击主菜单file选项，再点击子菜单

endtime选项，屏幕上就会出现设置波形编辑器生成信号的持续时间。

图1.4.2

d）选中”node”->”enternodeformsnf”，弹出一个对话框。

再对话框中单击“list”选项，选中所有信号，然后，单击“＝>”按钮，所选信号就出现在右边的“selectednodes&groups”窗口。

图1.4.3

e）设定时间轴网格大小，显示网格。

选择“option”->”gridsize’，键入数值，按“ok”。

图1.4.4

f）编辑clk波形。

点击name栏中的clk，然后右击，弹出对话框，选中“overwrite”->”clock”并单击左键。

选择startvalue为0，表示时钟起始状态为低电平。

选中“multipliedby”为1，表示clk波形的周期为当前网格大小所允许的周期的一倍。

图1.4.5

g）设置输入信号仿真的输入量。

选中需要设置的信号，在开始点单击鼠标，出现一蓝色的竖线，用左键压住不放，拖到设置的结束点，被选中的这段全部变黑，然后选中最左边的快捷键的相应模式。

就可以设置所需要的值。

h）波形的显示与观察。

在波形编辑窗口左边有放大和缩小两个图标（＋和－），点击一次相应的图标，波形就将放大或是缩小一次。

i）默认的仿真时钟周期不能改变，如图1.4.5所示，若要改变仿真时钟周期，设置方法为：

在工具栏里选择“options->snaptogrid”这样就可以任意修改仿真的时钟周期了。

2、波形仿真

1）点击主菜单max-plusII选项，在子菜单中点击simulator选项，弹出simulator对话框。

在endtime中应该设置仿真结束时间，仿真结束时间应该小于或者等于波形编辑长度时间。

2）设置完毕后，点击start选项，就可以开始仿真了。

仿真结束后，会弹出一个信息窗口，说明有无错误，点击确定键，回到仿真对话框。

单击openscf按钮可以显示仿真结果。

图1.4.6

3、定时分析

点击主菜单中的timinganalyzer选项，屏幕上即可显示对话框。

点击start按钮后，定时分析器开始工作。

定时分析结束后弹出一个提示窗口，点击确定按钮即可返回定时分析对话框。

此时，表中显示有关数据。

（五）、器件编程

1、VHDL源程序

按照MAX+PLUSII的使用方法，编写相应的源代码。

本实验以八位加法器为例。

打开FILE\OPEN,在C:

\MAX2WORK\VHDL中找到adder.VHD文件打开。

2、选择器件

在编译之前，必须选择合适的器件。

选择“assign”->”device”,打开device窗口。

在devicefamily对话框中，选择ACK1K，然后选择device中的EP1K30TC144-3器件。

见图1.5.1。

图1.5.1

3、编译

确定编写的源代码没有任何语法上的错误，通过编译。

4、定义引脚

1）选中“MAX-PLUSII”->”FloorplanEditor”并单击它，就进入平面布局图编辑器。

图1.5.2

2）一般编译器会将时钟变量默认为全局变量，而将时钟引脚定义在器件固定的全局时钟引脚上，使得试验者无法根据需要选择自己定义的时钟引脚，造成使用的不便。

要想自定义时钟引脚，就要修改一下环境设置。

选中“Assign”->”GlobalProgectLogicSynthesis”,就会弹出一个窗口。

在该窗口中，将“AutomaticGlobal”下面的Clok前面方框的勾去掉，就可以让编译器不将时钟变量自动定义为全局变量。

3）参照附录二引脚分配表，对上述引脚进行定义。

定义方式在“UnassignedNodes&”窗口中，用鼠标选中需要定义的信号名，并压住左键不放，拖到下面芯片需要定义的管脚上，在松开左键，即可完成。

4）选中“MAX-PLUSII”->”FloorplanEditor”，并单击它进行重新编译。

5、器件编程

1）将编程电缆插入计算机的串行接口上，同时将编程电缆的另外一端连接在下载实验板上。

2）打开CPLDDN2005,将所生成的文件下载到硬件电路板上。

详细下载方法见本实验教材附录A.

（六）、实验验证

操作实验板上设定的功能开关，验证电路设计的正确性。