完整版类MIPS单周期处理器.docx
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完整版类MIPS单周期处理器
一、实验目的
1.了解微处理器的基本结构。
2.掌握哈佛结构的计算机工作原理。
3.学会设计简单的微处理器。
4.了解软件控制硬件工作的基本原理。
二、实验任务
利用HDL语言，基于XilinxFPGAnexys4实验平台，设计一个能够执行以下MIPS指令集的单周期类MIPS处理器，要求完成所有支持指令的功能仿真，验证指令执行的正确性，要求编写汇编程序将本人学号的ASCII码存入RAM的连续内存区域。
（1）支持基本的算术逻辑运算如add，sub，and，or，slt，andi指令
（2）支持基本的内存操作如lw，sw指令
（3）支持基本的程序控制如beq，j指令
三、实验过程
1、建立工程
在ISE14.7软件中建立名为Lab1的工程文件。
芯片系列选择Artix7,具体芯片型号选择XC7A100T,封装类型选择CSG324,速度信息选择-1。
2、分模块设计
1）指令存储器ROM设计
新建IPcoreGenerator，命名为irom。
设定的指令存储器大小为128字，指令存储器模块在顶层模块中被调用。
输入为指令指针（PC）与时钟信号（clkin），输出为32位的机器指令，并将输出的机器指令送到后续的寄存器组模块、控制器模块、立即数符号扩展模块进行相应的处理。
然后制作COE文件。
先使用UltraEdit编辑代码，代码如下
main:
addi$2,$0,85
sw$2,0（$3）
addi$2,$0,50
sw$2,4（$3）
addi$2,$0,48
sw$2,8（$3）
addi$2,$0,49
sw$2,12（$3）
addi$2,$0,53#
sw$2,16（$3）
addi$2,$0,49#
sw$2,20（$3）
addi$2,$0,51#
sw$2,24（$3）
addi$2,$0,52#
sw$2,28（$3）
addi$2,$0,54#
sw$2,32（$3）
addi$2,$0,52#
sw$2,36（$3）
jmain
将其导入QtSpim中，选中机器码，加上前缀并将最后一行0x08100009修改为0x08000000，代码如下
MEMORY_INITIALIZATION_RADIX=16;
MEMORY_INITIALIZATION_VECTOR=
20020055,
ac620000,
20020032,
ac620004,
20020030,
ac620008,
20020031,
ac62000c,
20020035,
ac620010,
20020031,
ac620014,
20020033,
ac620018,
20020034,
ac62001c,
20020036,
ac620020,
20020034,
ac620024,
08000000,
保存为.coe文件，在ROM模块里调用。
2）数据存储器RAM设计
新建IPcoreGenerator，命名为dram。
数据存储器为RAM类型的存储器，并且需要独立的读写信号控制。
因此其对外的接口为clk、we、datain、addr；输出信号为dataout。
当时钟上升沿到来时，如果写信号（we）为真，根据addr所表示的地址找到对应的存储单元，并将输入的数据（datain）写到对应的存储单元中；如果写信号为假，则根据addr所表示的地址，将对应存储单元的数据送到输出端（dataout）。
在本实验中调用ISE提供的IP核进行设计，设定的数据存储器大小为64字。
数据存储器模块在顶层模块中被调用。
输入的时钟信号来自于顶层模块的clkin，addr信号来自于ALU单元的输出端（对基地址与偏移量执行加操作），datain来自于寄存器组的第二个数据输出端（Rtdata），而控制信号we则来自于控制器对指令的译码。
输出数据dataout通过一个选择器（MUX3）决定是否写入到相应的寄存器。
初始化dram值：
0x55555555,在以后的仿真过程中可以用于验证是否正确调用
3）立即数符号扩展模块设计
对于I型指令，将指令的低十六位作为立即数符号扩展模块的输入inst[15:
0],如果十六位立即数的最高位（即符号位）为1，则在inst[15:
15]前面补16个1，如果为0，则在前面补16个0。
然后将符号扩展之后的data[31:
0]通过一个选择器（即MUX2）输送到ALU单元的第二个源操作数输入端（即input2）。
代码如下：
modulesignext（
input[15:
0]inst,
output[31:
0]data
）;
assigndata=inst[15:
15]?
{16'hffff,inst}:
{16'h0000,inst};
endmodule
4）寄存器组模块
该模块的输入为clk、RegWriteData、RegWriteAddr、RegWriteEn、RsAddr、RtAddr和reset，输出信号为RsData和RtData。
由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData必须输出0，否则输出相应地址寄存器数据。
另外，当RegWriteEn信号有效时，数据应该写入RegWriteAddr寄存器，并且每次复位时所有寄存器都清零。
寄存器组模块在顶层模块中被调用。
clk信号来自于顶层模块的clkin，reset信号来自于顶层模块的reset，RegWriteData来自于ALU单元的运算结果输出端或者是数据存储器的输出端（通过一个选择器MUX3进行选择），RegWriteAddr、RsAddr、RtAddr来自于指令的对应位，RegWriteEn来自于控制器对指令的译码。
输出信号Rsdata与Rtdata则分别来自于Rsaddr与Rtaddr对应的寄存器。
代码如下：
moduleregFile（
inputclk,
inputreset,
input[31:
0]regWriteData,
input[4:
0]regWriteAddr,
inputregWriteEn,
output[31:
0]RsData,
output[31:
0]RtData,
input[4:
0]RsAddr,
input[4:
0]RtAddr
）;
reg[31:
0]regs[0:
31];
assignRsData=（RsAddr==5'b0）?
32'b0:
regs[RsAddr];
assignRtData=（RtAddr==5'b0）?
32'b0:
regs[RtAddr];
integeri;
always@（posedgeclk）
begin
if（!
reset）
begin
if（regWriteEn==1）
begin
regs[regWriteAddr]=regWriteData;
end
end
else
begin
for（i=0;i<31;i=i+1）
regs[i]=0;
regs[31]=32'hffffffff;
end
end
endmodule
5）控制器模块
控制器输入为指令的opCode字段，即操作码。
操作码经过主控制单元的译码，给ALUCtrl、DataMemory、Registers、Muxs等部件输出正确的控制信号。
该模块在顶层模块中被调用，输入的opcode来自于指令的前6位，而输出信号aluSrc、MemToReg、RegWrite、MemRead、MemWrite、branch、aluop和jmp则是对6位opcode的译码。
代码如下：
modulectr（
input[5:
0]opCode,
outputregDst,
outputaluSrc,
outputmemToReg,
outputregWrite,
outputmemRead,
outputmemWrite,
outputbranch,
output[1:
0]aluop,
outputjmp
）;
regregDst;
regaluSrc;
regmemToReg;
regregWrite;
regmemRead;
regmemWrite;
regbranch;
reg[1:
0]aluop;
regjmp;
always@（opCode）
begin
case（opCode）
6'b000010:
//jmp
begin
regDst=0;
aluSrc=0;
memToReg=0;
regWrite=0;
memRead=0;
memWrite=0;
branch=0;
aluop=2'b00;
jmp=1;
end
6'b000000:
//R
begin
regDst=1;
aluSrc=0;
memToReg=0;
regWrite=1;
memRead=0;
memWrite=0;
branch=0;
aluop=2'b10;
jmp=0;
end
6'b100011:
//lw
begin
regDst=0;
aluSrc=1;
memToReg=1;
regWrite=1;
memRead=1;
memWrite=0;
branch=0;
aluop=2'b00;
jmp=0;
end
6'b101011:
//sw
begin
regDst=0;
aluSrc=1;
memToReg=0;
regWrite=0;
memRead=0;
memWrite=1;
branch=0;
aluop=2'b00;
jmp=0;
end
6'b000100:
//beq
begin
regDst=0;
aluSrc=0;
memToReg=0;
regWrite=0;
memRead=0;
memWrite=0;
branch=1;
aluop=2'b01;
jmp=0;
end
//6'b001100:
//andi
6'b001000:
//andi
begin
regDst=0;
aluSrc=1;
memToReg=0;
regWrite=1;
memRead=0;
memWrite=0;
branch=0;
//aluop=2'b11;
aluop=2'b00;
jmp=0;
end
default:
begin
regDst=0;
aluSrc=0;
memToReg=0;
regWrite=0;
memRead=0;
memWrite=0;
branch=0;
aluop=2'b00;
jmp=0;
end
endcase
end
endmodule
6）运算器（ALU）模块
微处理器支持的add、sub、and、or和slt运算指令，需要利用ALU单元实现运算，同时数据存储指令sw和lw也需要通过ALU单元计算存储器地址，条件跳转指令beq需要ALU来比较两个寄存器是否相等。
所有这些指令包含的操作为加、减、与、或和小于设置5钟不同的操作。
该模块根据输入控制信号对输入数据进行相应的操作，并获得输出结果以及零标识，由于MIPS处理器ALU单元利用4根输入控制信线的译码决定执行何种操作，于是该操作的输入接口为input1、input2和aluCtr，输出端口为zero和aluRes。
ALU模块在顶层模块被调用。
input1来自于寄存器组模块输出信号Rsdata，input2来自于寄存器组模块输出信号Rtdata或者是立即数符号扩展模块的输出信号（通过一个选择器MUX2进行选择），aluCtr来自于aluctr模块的输出端。
aluRes与zero为ALU单元的运算结果，其中zero主要用于beq指令。
代码如下：
moduleALU（
input[31:
0]input1,
input[31:
0]input2,
input[3:
0]aluCtr,
output[31:
0]aluRes,
outputzero
）;
regzero;
reg[31:
0]aluRes;
always@（input1orinput2oraluCtr）
begin
case（aluCtr）
4'b0110:
begin
aluRes=input1-input2;
if（aluRes==0）
zero=1;
else
zero=0;
end
4'b0010:
aluRes=input1+input2;
4'b0000:
aluRes=input1&input2;
4'b0001:
aluRes=input1|input2;
4'b1100:
aluRes=~（input1|input2）;
4'b0111:
begin
if（input1aluRes=1;
end
default:
aluRes=0;
endcase
end
endmodule
7）ALU控制设计
MIPS指令中具有6位操作码，如果为R型指令，进一步采用6位功能码来表示R型指令的具体操作。
由于设计的微处理器支持的运算类指令全部为R型指令，因此可以通过对R型指令的6位功能码编码产生ALU的4为控制信号。
但是lw、sw以及beq、j型指令没有功能码，因此需要区分指令的类型。
由于只有三类指令需要ALU单元，因此可以采用两位二进制码对指令的ALU操作类型进行编码。
指令的ALU操作类型编码由指令译码器产生。
通过2位操作类型码以及6位指令功能码就可以产生ALU单元的4位控制信号。
该模块的主要功能就是根据译码控制单元产生的2位操作码以及6位功能码产生4位ALU控制信号，因此输入信号为aluop（2位）、funct（6位），输出信号为aluctr（4位）。
ALU控制模块在顶层模块被调用。
aluop来自于控制器对指令的6位opcode的译码，而funct来自于指令的后6位。
代码如下：
modulealuctr（
input[1:
0]ALUOp,
input[5:
0]funct,
output[3:
0]ALUCtr
）;
reg[3:
0]ALUCtr;
always@（ALUOporfunct）
casex（{ALUOp,funct}）
8'b00xxxxxx:
ALUCtr=4'b0010;
8'b01xxxxxx:
ALUCtr=4'b0110;
8'b11xxxxxx:
ALUCtr=4'b0000;
8'b10xx0000:
ALUCtr=4'b0010;
8'b10xx0010:
ALUCtr=4'b0110;
8'b10xx0100:
ALUCtr=4'b0000;
8'b10xx0101:
ALUCtr=4'b0001;
8'b10xx1010:
ALUCtr=4'b0111;
endcase
endmodule
8）顶层模块设计
本次实验中多路复用器模块MUX以及PC模块综合在顶层模块之中，顶层模块需要将前面的多个模块实例化后，通过导线以及多路复用器将各个部件连接起来，并且在时钟的控制下修改PC的值，PC是一个32位的寄存器，每个时钟沿自动增加4。
多路复用器MUX直接通过三目运算符实现，例如
assignOUT=SEL?
INPUT1:
INPUT2;
其中，OUT、SEL、INPUT1和INPUT2都是预先定义的信号。
代码如下：
moduletop（
inputclkin,
inputreset
）;
reg[31:
0]pc,add4;
wirechoose4;
wire[31:
0]expand2,mux2,mux3,mux4,mux5,address,jmpaddr,inst;
wire[4:
0]mux1;
//wireforcontroller
wirereg_dst,jmp,branch,memread,memwrite,memtoreg;
wire[1:
0]aluop;
wirealu_src,regwrite;
//wireforaluunit
wirezero;
wire[31:
0]aluRes;
//wireforaluctr
wire[3:
0]aluCtr;
//wireformemory
wire[31:
0]memreaddata;
//wireforregister
wire[31:
0]RsData,RtData;
//wireforext
wire[31:
0]expand;
always@（negedgeclkin）
begin
if（!
reset）begin
pc=mux5;
add4=pc+4;
end
elsebegin
pc=32'b0;
add4=32'h4;
end
end
ctrmainctr（
.opCode（inst[31:
26]）,
.regDst（reg_dst）,
.aluSrc（alu_scr）,
.memToReg（memtoreg）,
.regWrite（regwrite）,
.memRead（memread）,
.memWrite（memwrite）,
.branch（branch）,
.aluop（aluop）,
.jmp（jmp））;
ALUalu（.input1（RsData）,
.input2（mux2）,
.aluCtr（aluCtr）,
.zero（zero）,
.aluRes（aluRes））;
aluctraluctr1（.ALUOp（aluop）,
.funct（inst[5:
0]）,
.ALUCtr（aluCtr））;
dramdmem（
.a（aluRes[7:
2]）,
.d（RtData）,
.clk（!
clkin）,
.we（memwrite）,
.spo（memreaddata）
）;
iromimem（
.a（pc[8:
2]）,
.clk（clkin）,
.spo（inst）
）;
regFileregfile（
.RsAddr（inst[25:
21]）,
.RtAddr（inst[20:
16]）,
.clk（!
clkin）,
.reset（reset）,
.regWriteAddr（mux1）,
.regWriteData（mux3）,
.regWriteEn（regwrite）,
.RsData（RsData）,
.RtData（RtData）
）;
signextsignext（.inst（inst[15:
0]）,.data（expand））;
assignmux1=reg_dst?
inst[15:
11]:
inst[20:
16];
assignmux2=alu_scr?
expand:
RtData;
assignmux3=memtoreg?
memreaddata:
aluRes;
assignmux4=choose4?
address:
add4;
assignmux5=jmp?
jmpaddr:
mux4;
assignchoose4=branch&zero;
assignexpand2=expand<<2;
assignjmpaddr={add4[31:
28],inst[25:
0],2'b00};
assignaddress=pc+expand2;
endmodule
3、各模块仿真
1）寄存器组仿真
代码如下：
moduleregFile（
inputclk,
inputreset,
input[31:
0]regWriteData,
input[4:
0]regWriteAddr,
inputregWriteEn,
output[31:
0]RsData,
output[31:
0]RtData,
input[4:
0]RsAddr,
input[4:
0]RtAddr
）;
reg[31:
0]regs[0:
31];
assignRsData=（RsAddr==5'b0）?
32'b0:
regs[RsAddr];
assignRtData=（RtAddr==5'b0）?
32'b0:
regs[RtAddr];
integeri;
always@（posedgeclk）
begin
if（!
reset）
begin
if（regWriteEn==1）
begin
regs[regWriteAddr]=regWriteData;
end
end
else
begin
for（i=0;i<31;i=i+1）
regs[i]=0;
regs[31]=32'hffffffff;
end
end
endmodule
仿真结果如下：
Reset高电平下输出为0，Reset无效后，正常输入和输出数据，Reset正常工作。
第一次for循环的地址范围输出数据在低电平时输出0，高电平输出0x55aaaa55，如图所示，说明数据是在时钟上升沿写入，之后输出的数据与写入的数据相同，数据都保存在了寄存器组中，工作正常。
2）顶层模块仿真
代码如下：
moduletopsim;
//Inputs
regclkin;
regreset;
//InstantiatetheUnitUnderTest（UUT）
topuut（
.clkin（clkin）,
.reset（reset）
）;
initialbegin
//InitializeInputs
clkin=0;
reset=0;
//Addstimulushere
#100;
reset=1;
#100;
reset=0;
end
parameterPERIOD=20;
alwaysbegin
clkin=1'b0;
#（PERIOD/2）clkin=1'b1;
#（PERIOD/2）;
end
endmodule
仿真结果如下
100ns之前，为不定态。
清零信号未使能
100ns之后，清零信号使能
可以看到$2寄存器内
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