天津大学通信系统集成电路设计实验二.docx

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天津大学通信系统集成电路设计实验二

课程名称：

通信系统集成电路设计

实验名称：

PN9序列与计数器的实现

姓名：

学号：

班级：

日期：

XXXX年XX月XX日

实验二PN9序列与计数器的实现

一、实验目的

1、了解伪随机序列的应用和产生原理、方法。

2、掌握在FPGA上利用线性反馈移位寄存器实现伪随机码发生器的方法。

3、通过波形仿真验证此实现方法的正确性和伪随机序列的周期性。

4、学会使用VHDL的结构化描述风格设计9~0的计数器。

二、实验环境

1、QuartusII9.1（32-Bit）

2、ModelSim-Altera6.5a（QuartusII9.1）

3、Win2000操作系统

三、实验要求

1、PN9

（a）利用VHDL语言编程实现伪随机码发生器的设计，在FPGA内利用线性反馈移位寄存器结构实现伪随机码的产生；

（b）将仿真结果dataout.txt文件中的数据导入matlab，统计伪随机序列的周期。

2、计数器

采用VHDL结构化描述风格，编程实现9~0的十进制减法计数器。

四、实验内容

1、PN9

伪随机信号并非随机生成的信号，而是通过相对复杂的一定算法得出的有规律可循的变化信号，具有良好的随机性和接近于白噪声的相关函数，并且有预先的可确定性和可重复性。

这些特性使得伪随机序列得到了广泛的应用，常用于跳频通讯和加密通讯。

伪随机序列虽然不是真正的随机序列，但是当伪随机序列周期足够长时，它便具有随机序列的良好统计特性。

一个n级线性移位寄存器可以用n次多项式来表征，称以此式为特征多项式。

一般情况下，由n级移位寄存器组成的线性反馈电路所产生的序列周期不会超过

-1。

下图为由n级具有线性反馈逻辑移存器所组成的码序列发生器的框图。

其中反馈系数

的取值决定了反馈逻辑。

反馈逻辑可由特征多项式f（x）表示：

f（x）=

+

+

+

+……+

，其中，n为移存器级数。

m序列：

最长线性反馈移存器序列，是最常见和常用的一种伪随机序列，由具有线性反馈的移位寄存器产生的周期最长的序列。

可以证明：

产生m序列的充分必要条件是其特征多项式是本原多项式。

对于n=9的m序列，特征多项式为f（x）=

+

+1，周期为511。

因此实验中应包含9个移存器，

、

……

为寄存器初值，程序中设为100000000。

2、计数器

VHDL描述风格：

在VHDL语言中，不同的描述方式或建模方式又称为VHDL语言的描述风格，主要有三种：

行为级描述、数据流描述、结构化描述。

其中，结构化描述属于比较底层的描述方法。

结构化描述（又称门级描述）：

顾名思义，即利用门电路描述目标系统的电路结构，并给出系统内各元件的相互连接关系。

该种描述方法会大量使用元件例化语句（component）调用库中的门电路。

结构化描述主要用于层次化设计，高层次的设计模块调用低层次的设计模块，从而将已有的设计成果引入新的设计中，提高工作效率和成熟电路的重复利用率。

综合数字逻辑电路的知识，设计出满足要求的电路图，然后用VHDL语言对所设计的电路进行描述。

本计数器采用了四个D触发器和一些门级电路来完成。

五、实验步骤与结果

1、PN9

（1）使用quartusii建立新工程，编写程序。

（2）用modelsim仿真，结果如下：

由上图可以看出，输出信号没有明显的规律，具有随机特性，基本满足实验要求。

（3）生成文本文件

找到存储路径，打开data.txt文件

可以看出，前面有连续多个的’0’，这是因为复位信号是在10个时钟周期以后才置‘1’，开始输出伪随机序列。

（4）将仿真结果dataout.txt文件中的数据导入matlab。

由于PN9序列是周期为511的伪随机序列，故采用一个二维矩阵x_511来处理数据：

二维矩阵大小设置为511*100，按列顺序读入dataout.txt中的数据，即每一列为一个PN9序列，一共100个PN9序列。

对每列的PN9序列做如下处理：

（1）.求自相关函数，画出自相关函数，检查是否符合m序列的自相关特性。

（2）.统计1的个数和0的个数，看是不是满足m序列1比0多一位的特性。

具体代码如下图所示：

其处理结果为：

每列PN9的1的个数均为num1=256，0的个数均为num0=255，其自相关函数如下图：

经过Matlab处理分析数据可知，设计的PN9序列发生器符合实验要求。

2、计数器

通过Ｄ触发器的二分频功能，对时钟信号二分频后赋给Q（0），再对Q（0）二分频后赋给Q

（1），再对Q

（1）二分频后赋给Q

（2），再对Q

（2）二分频后赋给Q（3）。

但是，在设计时要注意，因为是10进制，当计数减到0时必须复位为9，所以设计一个带非门输入的与非门，输出连接到各Ｄ触发器的复位端口，当Q（3to0）＝’0000’时，与非门输出9并复位各Ｄ触发器。

（1）使用quartusii建立新工程，编写模块程序和测试程序。

（2）用modelsim仿真结果：

由图可知，在rst信号变0后，来的第一个时钟信号使data从零变成了9，此后逐渐递减到0，然后变成9又重新开始计数，实现9~0的十进制减法计数，因此设计满足实验要求。

3、比较m序列发生器与计数器电路结构的差异

m序列发生器是移存器型序列信号发生器，由移位寄存器和组合电路两部分构成，组合电路的输出，作为移位寄存器的串行输入，由n级移位寄存器组成的线性反馈电路所产生的序列周期不会超过

-1；计数型序列信号发生器能产生多组序列信号,这是移位型发生器所没有的功能

（1）、周期不同:

PN9的周期是

-1=511；10进制计数器的周期是10;

（2）、虽然都使用了D触发器，但PN9是利用其存储的功能，10进制的计数器是利用其二分频的功能。

附录

1.PN9

（1）模块程序（PN9.vhd）

libraryIEEE;

useIEEE.STD_LOGIC_1164.ALL;

useIEEE.STD_LOGIC_ARITH.ALL;

useIEEE.STD_LOGIC_UNSIGNED.ALL;

----Uncommentthefollowinglibrarydeclarationifinstantiating

----anyXilinxprimitivesinthiscode.

--libraryUNISIM;

--useUNISIM.VComponents.all;

entitypn9is

Port（Clk:

inSTD_LOGIC;

Rst:

inSTD_LOGIC;

Sout:

outSTD_logic）;

endpn9;

architectureBehavioralofpn9is

signalrc:

STD_LOGIC_vector（0to8）;--定义9级寄存器

begin

Sout<=rc（0）;

process（Clk,Rst）

begin

if（Rst='1'）then

rc<="000000001";

elsif（rising_edge（Clk））then

rc（0to7）<=rc（1to8）;--寄存器移位

rc（8）<=rc（5）xorrc（0）;--线性反馈

endif;

endprocess;

endBehavioral;

（2）.测试向量（tb_pn9.vhd）

LIBRARYieee;

USEieee.std_logic_1164.ALL;

USEieee.std_logic_unsigned.all;

USEieee.numeric_std.ALL;

usestd.textio.all;

ENTITYtb_pn9IS

ENDtb_pn9;

ARCHITECTUREbehaviorOFtb_pn9IS

--ComponentDeclarationfortheUnitUnderTest（UUT）

COMPONENTpn9

PORT（

Clk:

inSTD_LOGIC;

Rst:

inSTD_LOGIC;

Sout:

outSTD_LOGIC）;

ENDCOMPONENT;

--Inputs

signalClk:

std_logic:

='0';

signalRst:

std_logic:

='0';

--Outputs

signalSout:

STD_LOGIC:

='0';

--Clockperioddefinitions

constantClk_period:

time:

=10ns;

BEGIN

--InstantiatetheUnitUnderTest（UUT）

uut:

pn9PORTMAP（

Clk=>Clk,

Rst=>Rst,

Sout=>Sout

）;

--Clockprocessdefinitions

Clk_process:

process

begin

Clk<='0';

waitforClk_period/2;

Clk<='1';

waitforClk_period/2;

endprocess;

--Stimulusprocess

stim_proc:

process

begin

--holdresetstatefor100ms.

Rst<='1';

waitforClk_period*10;

--insertstimulushere

Rst<='0';

wait;

endprocess;

writing:

process（Clk,Rst）

filefile_out:

TEXTisout"dataout.txt";

variableline_out:

LINE;

begin

if（Clk'eventandClk='1'）then

if（Sout='1'）then

write（line_out,1）;

else

write（line_out,0）;

endif;

writeline（file_out,line_out）;

endif;

endprocess;

END;

2、计数器

（1）模块程序

libraryIEEE;

useIEEE.STD_LOGIC_1164.ALL;

--useIEEE.STD_LOGIC_ARITH.ALL;

useIEEE.STD_LOGIC_UNSIGNED.ALL;

entitycounter10is

Port（

reset:

instd_logic;

clock:

instd_logic;

Qout:

outstd_logic_vector（3downto0））;

endcounter10;

architecturebehaveofcounter10is

signalQ:

std_logic_vector（3downto0）:

="1001";

signalQn:

std_logic_vector（3downto0）;

signalD:

std_logic_vector（3downto0）;

signalcount:

std_logic:

='0';

begin

count<=Qn（3）andQn

（2）andQn

（1）andQn（0）;

Qout<=Q;

Qn<=notQ;

D（0）<='1';

D

（1）<=Qn（0）;

D

（2）<=Qn

（1）andQn（0）;

D（3）<=Qn

（2）andQn

（1）andQn（0）;

process（clock,reset）

begin

if（reset='1'）then

Q<="1001";

elsif（clock'eventandclock='1'）then

if（count='1'）then

Q<="1001";

else

if（D（0）='1'）then

Q（0）<=notQ（0）;

endif;

if（D

（1）='1'）then

Q

（1）<=notQ

（1）;

endif;

if（D

（2）='1'）then

Q

（2）<=notQ

（2）;

endif;

if（D（3）='1'）then

Q（3）<=notQ（3）;

endif;

endif;

endif;

endprocess;

endbehave;

（2）测试程序

LIBRARYieee;

USEieee.std_logic_1164.ALL;

USEieee.std_logic_unsigned.all;

USEieee.numeric_std.ALL;

ENTITYtb_counter10IS

ENDtb_counter10;

ARCHITECTUREbehaviorOFtb_counter10IS

--ComponentDeclarationfortheUnitUnderTest（UUT）

COMPONENTcounter10

Port（

reset:

instd_logic;

clock:

instd_logic;

Qout:

outstd_logic_vector（3downto0））;

ENDCOMPONENT;

--Inputs

SIGNALclk:

std_logic:

='0';

SIGNALrst:

std_logic:

='0';

--Outputs

SIGNALdataout1:

std_logic_vector（3downto0）;

BEGIN

--InstantiatetheUnitUnderTest（UUT）

uut:

counter10PORTMAP（

reset=>rst,

clock=>clk,

Qout=>dataout1

）;

--clkgen:

clk_gen:

process

begin

clk<='0';waitfor50ns;

loop

clk<=notclk;waitfor5ns;

endloop;

endprocess;

reset_gen:

process

begin

rst<='1';waitfor115ns;

rst<='0';wait;

endprocess;

END;