数字逻辑数字电子钟汇总.docx
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数字逻辑数字电子钟汇总
数字逻辑综合性实验设计报告
课程名称数字逻辑实验
题目名称数字电子钟
班级
学号
学生姓名
同组班级
同组学号
同组姓名
指导教师武俊鹏、孟昭林、刘书勇、赵国冬
2014年06月
摘要
【小四号字体】
关键词：
数字，电子钟。
数字电子钟是一种用数字电路技术实现时、分秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。
数字电子钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
目前，数字电子钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。
经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。
本次课程设计要求设计一个数字电子钟，基本要求为数字电子钟的时间周期为24小时，数字电子钟显示时、分、秒、星期，数字电子钟的时间基准一秒对应现实生活中的时钟的一秒。
供扩展的方面涉及到定时自动报警，按时自动打铃、定时广播、定时启闭路灯等。
因此，研究数字电子钟及扩大其应用，有着非常现实的意义。
目录
1．实验目的及需求分析
2.实验器材及主要器件
3.数字电子钟基本原理
4.数字电子钟制作与调试
5.数字电子钟电路图
6.实验结论
7.实验心得
1、实验目的及需求分析
（1）实验目的
①掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法；
②进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力；
③提高电路布局﹑布线及检查和排除故障的能力；
④培养书写综合实验报告的能力。
（2）需求分析
①基本功能要求
用中小规模集成电路设计一台能显示日、时、分、秒的数字电子钟，要求如下：
由晶振电路产生1Hz标准秒信号；
秒、分为00～59六十进制计数器；
时为00～23二十四进制计数器；
日显示从1～7为七进制计数器。
可手动校正：
能分别进行秒、分、时、日的校正。
只要将开关置于手动位置，可分别对秒，分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。
整点报时。
整点报时电路要求在每个整点前呜叫五次低音（500Hz），整点时再呜叫一次高音（1000Hz）。
1.2创新拓展功能
闹钟、秒表功能。
2、实验器材及主要器件
（1）实验器材：
①数字逻辑试验箱
②
74LS161
74ls161引脚图与管脚功能表资料
74LS161是常用的四位二进制可预置的同步加法计数器，他可以灵活的运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能：
管脚图介绍：
时钟CP和四个数据输入端P0~P3
清零/MR
使能CEP，CET
置数PE
数据输出端Q0~Q3
以及进位输出TC.（TC=Q0·Q1·Q2·Q3·CET）
输入
输出
Cp
CP
LD
EP
ET
D3
D2
D1
D0
Q3
Q2
Q1
Q0
0
Ф
Ф
Ф
Ф
Ф
Ф
Ф
Ф
0
0
0
0
1
↑
0
Ф
Ф
d
c
b
a
d
c
b
a
1
↑
1
0
Ф
Ф
Ф
Ф
Ф
Q3
Q2
Q1
Q0
1
↑
1
Ф
0
Ф
Ф
Ф
Ф
Q3
Q2
Q1
Q0
1
↑
1
1
1
Ф
Ф
Ф
Ф
状态码加1
从74LS161功能表功能表中可以知道，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，这个时候为异步复位功能。
当CR=“1”且LD=“0”时，在CP信号上升沿作用后，74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态一样，为同步置数功能。
而只有当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计数器加1。
74LS161还有一个进位输出端CO，其逻辑关系是CO=Q0·Q1·Q2·Q3·CET。
合理应用计数器的清零功能和置数功能，一片74LS161可以组成16进制以下的任意进制分频器。
③74LS00
74ls00是常用的2输入四与非门集成电路，他的作用很简单顾名思义就是实现一个与非门。
TTL与非门高电平4V左右吧低电平1V左右。
输入
输出
A
B
Y
0
0
1
1
0
1
0
1
1
1
1
0
③74LS00
二输入与门。
74LS08芯片内有共四路二输入端与门
输入
输出
A
B
Y
0
0
0
1
0
0
0
1
0
1
1
1
④74LS32
74LS32是通用数字电路：
四2输入或门。
Y=A+B以集成块的一侧有缺口的为左起：
左下1--1A，2--1B，3--1Y；4--2A，5--2B，6--2Y；7--GND；右起：
右上8--3Y，9--3A，10--3B；11--4Y，12--4A，13--4B；14--VCC其中A，B为输入端，Y为输出端，GND为电源负极，VCC为电源正极。
输入
输出
A
B
Y
0
0
0
1
0
1
0
1
1
1
1
1
⑤导线若干
3.数字电子钟基本原理
①脉冲发生器
秒脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形。
分频获得1Hz的秒脉冲。
如晶振为32768Hz，通过15次二分频后可获得1Hz的脉冲输出，电路图如图7.8.2所示。
②计时译码显示
秒、分、时、日分别为60、60、24和7进制计数器。
秒、分均为六十进制，即显示00～59，它们的个位为十进制，十位为六进制。
时为二十四进制计数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。
日为七进制数（以周为周期），按人们一般的概念一周的显示为星期“日、1、2、3、4、5、6”，所以设计为七进制计数器，应根据译码显示器的状态表来进行，如表7.4.1所示。
按表7.8.1不难设计出“日”计数器的电路（日用数字8代）。
所有计数器的译码显示均采用BCD-七段译码器，显示器采用共阴或共阳的显示器。
Q4
Q3
Q2
Q1
显示
1
0
0
0
日
0
0
0
1
1
0
0
1
0
2
0
0
1
1
3
0
1
0
0
4
0
1
0
1
5
0
1
1
0
6
（1）秒计时
用两片74LS161芯片连接两个液晶管。
其中一个芯片的是十进制的，另一个芯片是六进制的。
实现上述的进制，需要在特定状态的时候清零。
并且在特定的时候进位。
关于何时进位何时清零请见下图真值表。
D
C
B
A
Y
0
0
0
0
0
0
0
0
1
1
0
0
1
0
2
0
0
1
1
3
0
1
0
0
4
0
1
0
1
5
0
1
1
0
6
0
1
1
1
7
1
0
0
0
8
1
0
0
1
9
1
0
1
0
10
秒的个位是十进制，秒的个位的脉冲接的是1HZ脉冲，这样确保每秒秒的个位都会进位一次，跟现实时间同步。
秒的个位计数器到达十的时候进位给秒的十位。
同时用一个与非门，连接BD接口，然后输出连接到LS74161的～CLR端，这样当计数器到达十的时候，会自动变成0，形成十进制的循环计数器。
秒的个位进位是秒的十位的时钟脉冲，也就是说第二块连接秒的十位的74LS161的CLK端接的是秒的个位进位。
这样当秒的个位循环进位一次，秒的十位就进位一次。
秒的十位是六进制，也就是说当秒的十位计数器到达六的时候，进位一次并且清零一次。
六的真值表示为BC端为1，所以把BC端连接一个与非门，然后输出连接到第二块74LS161的～CLR端，这样当计数器到达六的时候，会自动变成9，形成六进制的循环计数器。
如下图：
（2）分计时
用两片74LS161芯片连接两个液晶管。
其中一个芯片的是十进制的，另一个芯片是六进制的。
实现上述的进制，需要在特定状态的时候清零。
并且在特定的时候进位。
关于何时进位何时清零请见下图真值表。
D
C
B
A
Y
0
0
0
0
0
0
0
0
1
1
0
0
1
0
2
0
0
1
1
3
0
1
0
0
4
0
1
0
1
5
0
1
1
0
6
0
1
1
1
7
1
0
0
0
8
1
0
0
1
9
1
0
1
0
10
分的个位是十进制，分的个位脉冲接的是秒十位的进位，也就是说当秒从60归零的时候，分的个位进一位。
分个位计数器到达十的时候进位给分的十位。
同时用一个与非门，连接BD接口，然后输出连接到LS74161的～CLR端，这样当分的个位计数器到达十的时候，会自动变成0，形成十进制的循环计数器。
分的个位进位是分的十位的时钟脉冲，也就是说第二块连接分的十位的74LS161的CLK端接的是分的个位进位。
这样当分的个位循环进位一次，秒的十位就进位一次。
秒的十位是六进制，也就是说当分的十位计数器到达六的时候，进位一次并且清零一次。
六的真值表示为BC端为1，所以把BC端连接一个与非门，然后输出连接到第二块74LS161的～CLR端，这样当计数器到达六的时候，会自动变成9，形成六进制的循环计数器。
如下图：
（3）时计时
用两片74LS161芯片连接两个液晶管。
其中一个芯片的是十进制的，另一个芯片是六进制的。
实现上述的进制，需要在特定状态的时候清零。
并且在特定的时候进位。
关于何时进位何时清零请见下图真值表。
D
C
B
A
Y
0
0
0
0
0
0
0
0
1
1
0
0
1
0
2
0
0
1
1
3
0
1
0
0
4
0
1
0
1
5
0
1
1
0
6
0
1
1
1
7
1
0
0
0
8
1
0
0
1
9
1
0
1
0
10
时的个位是十进制，时的个位脉冲接的是分十位的进位，也就是说当分从60归零的时候，时的个位进一位。
时的个位计数器到达十的时候进位给时的十位。
同时用一个与非门，连接BD接口，然后输出连接到LS74161的～CLR端，这样当分的个位计数器到达十的时候，会自动变成0，形成十进制的循环计数器。
时的个位进位是时的十位的时钟脉冲，也就是说第二块连接时的十位的74LS161的CLK端接的是时的个位进位。
这样当时的个位循环进位一次，时的十位就进位一次。
时的十位进位比较特殊，它是在十位显示二，个位显示四的时候进位，所以，需要用两个与非门分别连接时的十位和时的个位，这样就可以在时显示24的时候进位给星期了，并且当时的十位进位的时候，个位自动清零，也就是说，清零端要引出来两根线，一根连接第一个芯片的～CLR，第二根连接第二个芯片的～CLR，这里需要特别注意，否则就会在时的十位清零后，个位继续循环变成五。
如下图：
（4）星期计时
周计时是一块74LS161的芯片，连接一个液晶显示屏，这块芯片要变成六进位的，分别对应着现实生活中的周一到周日。
它的时钟脉冲端接的是时的进位，当时的十位从二变成零和时的个位从四变成零的时候，星期进一。
如果要实现六进制计数循环，需要在BC端引出来两根线，接一个与非门后连接到这块芯片的～CLR端，这样就实现了星期六进制循环计数器了。
如下图所示：
（5）校对功能
每一块表都能校对，这次设计的这个数字电子钟同样也应该有校对的功能，关于校对其实很简单，只要把各块74LS161芯片的时钟端调整一下就可以了，具体做法是从1hz的脉冲引出来一根线，并且在各块芯片的时钟端引出来一根线，这两根线一连接就会校对相应的时间，注意，要把原来的时钟端拔下来。
举个例子，当你要校对分的时候，你就把分的个位的时钟脉冲拔下来，并且把1hz引出来的脉冲线连接到时钟脉冲上，这样你的分就会跟秒一样进位，当你调整好后，就可以再连回去，这样就完成了时钟的校对。
如下图所示：
（6）
秒表
秒表的实现其实很简单，就是把脉冲的频率扩大一百倍，这样秒就变成了毫秒，分就变成了秒，而且可以在外面接一个开关，当开关闭合的时候，就接通时钟脉冲，计时开始，当开关打开的时候，时钟脉冲断了，这样就能显示当前计时的时间了。
（7）整点报时
整点报时是在分的十位和个位，秒的个位都清零的时候，引出来一根线连接蜂鸣器，当整点的时候，蜂鸣器就会响一下，我想好多电子表都是这么设计的。
具体实现起来也比较简单，分的十位和个位，秒的十位和个位的四块74LS161芯片的ABCD端引出来，分别连接与非门，如果有十六输入与非门就更好了，没有的话就用现有的74LS00与非门做出来一个，这样就会完成整点报时的功能，如下图所示：
1需求分析
1.1基本功能要求
【小四号字体】
1.2创新拓展功能
【小四号字体】
1.3设计原理
【小四号字体】
1.4
2系统设计
2.1系统逻辑结构设计
【小四号宋体】，可按照电路模块来组织本节内容。
要求有系统设计化简过程（包括公式推导）、系统逻辑电路图、时序图、真值表、卡诺图、状态转移图（或表）等必要的信息，对文中的每张图表都要在正文中予以引用并给出必要的解释说明，如工作原理和流程等。
图表要求有标准的图名和标号，如图2.1、表2.1所示。
图2.1秒显示电路图
表2.1CP信号状态表
强（Q2）
中（Q1）
弱（Q0）
ST
0
0
0
0
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
1
2.2系统物理结构设计
根据2.1逻辑设计部分给出对应的物理结构设计，要求根据逻辑电路图分析所需芯片种类和数量，给出所选用的器材表，对相应关键芯片予以介绍（要求有芯片功能表），并设计出相应的物理连线图，要求对相应图表在正文中给出必要的工作原理解释说明。
3系统实现
3.1系统实现过程
主要包括实现方法和步骤、实现过程中遇到的各种问题及解决方法。
3.2系统测试
包括测试方案、测试数据与测试结果分析等。
3.3系统最终电路图
包括最终总的电路图、相应的电路工作原理分析等内容。
（只有电路图没有对应的工作原理分析的扣分）
3.4系统团队分工
系统团队分工，系统实物照片等。
4总结
写出对本次实验的感受、收获以及对数字逻辑实验课程的建议和意见等。
参考文献
[1]蔡自兴，徐光祐.人工智能及其应用第三版[M].北京：
清华大学出版社，2003：
156-159.
[2]IoannisP.Vlahavas.MethodsandApplicationsofArtificialIntelligence[M].OverseaPublishingHouse,2002:
230-239.
[3]SteveRabin.AIGameProgrammingWisdom[M].Hingham,EUA:
CharlesRiverMedia,2002:
86-93.
[4]Shannon,ClaudeE.Programmingacomputerforplayingchess[J].PhilosophicalMagazine,1950,41:
256-258.
[5]罗鉴江.民间棋类游戏[M].北京：
农村读物出版社，2003.9：
65-67.
[6]徐心和，王骄.中国象棋计算机博弈关键技术分析[J].小型微型计算机系统，2006，27（6）：
961-969.
[7]王小春.PC游戏编程[M].重庆：
重庆大学出版社，2002：
56-57.
[8]侯俊杰.深入浅出MFC（第2版）[M].武汉：
华中科技大学出版社，2001：
135-138.
[9]D.EKnuthandR.NMoore.AnanalyzeofAlpha-Betapruning[J].ArtificialIntelligence,1975,6:
293-296.
[10]P.Auer,N.Cesa-Bianchi,andP.Fischer.Finite-timeanalysisofthemultiarmedbanditproblem[J].MachineLearning,2002,47（2/3）:
235-256.
[11]L.KocsisandC.Szepesvari.Banditbasedmonte-carloplanning[C].In15thEuropeanConferenceonMachineLearning（ECML）,2006:
282-293.
注意：
参考文献需要在正文中引用
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