基于FPGA的点阵显示器课程设计报告Word下载.docx

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学号：

08312218

指导教师姓名：

宋伟黄成

2010年12月

一课题要求

（1）技术要求

掌握较复杂逻辑的设计，调试。

掌握用VHDL语言设计数字逻辑电路。

掌握quartusII6.0软件的使用方法。

了解8*8列共阴点阵显示器的工作原理和功能。

掌握常用驱动电路的原理及使用方法。

掌握EP2C5T144C8芯片的使用。

（2）功能要求

本设计为基于FPGA的8*8点阵显示器，运用VHDL语言编写软件，并通过硬件来实现显示汉字，及滚动，屏显等功能。

主要功能：

静态显示一个完整的汉字

能一屏一屏动态显示多个汉字

能滚动动态显示多个汉字

能通过开关控制点阵显示方式

（3）本人工作

在此次课程设计中我主要负责软件的编写与仿真。

以及软件的下载。

二设计方案

1原理图

要实现8*8点阵显示器显示动态汉字的功能，主要实现两方面的设计：

硬件部分和软件部分。

2硬件部分

硬件部分主要包括：

驱动电路，点阵显示器，端口降压电路。

本次使用的点阵显示器为列共阴型点阵显示器。

及当行为高电平，列为低电平是对应的发光二极管反光。

硬件部分的主要功能是将软件中输出的行列信号在点阵中显示出来。

3软件部分

软件部分通过调用汉字库的方式来实现汉字的显示。

通过逐列扫描的方法来实现完整的汉字显示。

编辑输入：

首先根据课程设计与硬件要求在quartus中编写软件。

功能仿真与时仿真：

利用EDA工具软件对EDA设计进行模拟，验证设计和排除错误。

锁定端口：

结合硬件要求锁定各个端口。

编程下载：

把生成的编程文件通过编程器载入目标器件，以便进行硬件验证和调试，进而完成设计。

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

useieee.std_logic_arith.all;

库说明部分

entitydianis

port（clk,k,k1:

instd_logic;

定义时钟信号，滚动开关k和屏显开关k1

com:

outstd_logic_vector（7downto0）;

行共阳输出控制端口

lie:

outstd_logic_vector（7downto0））;

列共阴输出控制端口

enddian;

architectureoneofdianis

signalst:

std_logic_vector（7downto0）;

signalosc:

std_logic;

列扫描控制信号

signalosd:

字库地址控制信号

signaldff:

std_logic_vector（24downto0）;

signaldata:

signald0,d1,d2,d3,d4,d5,d6,d7:

signallie0:

begin

com<

=data;

lie<

=st;

d0<

=

"

00000000"

whenlie0="

else

01111100"

00000001"

10000010"

00000010"

00000011"

00000100"

00000101"

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00000110"

10010010"

00000111"

00001000"

00001001"

00001010"

00111110"

00001011"

00101010"

00001100"

11111111"

00001101"

10101010"

00001110"

10111110"

00001111"

11000000"

00010000"

00010001"

00010010"

00100010"

00010011"

00101011"

00010100"

00010101"

00010110"

11101010"

00010111"

10000000"

00011000"

00011001"

00011010"

11000100"

00011011"

10100010"

00011100"

00011101"

10001100"

00011110"

00011111"

00100000"

00100001"

;

字库0

d1<

字库1

d2<

字库2

d3<

字库3

d4<

字库4

d5<

字库5

d6<

00010011