实验六序列信号发生器与序列信号检测器的设计1.docx
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实验六序列信号发生器与序列信号检测器的设计1
实验六、序列信号发生器与序列信号检测器的设计
一、实验目的
1、掌握序列发生器和检测器的工作原理；
2、初步学会用状态机进行数字系统设计。
二、实验要求
1、基本要求
1）设计一个“10001110”序列发生器；
2）设计一个“10001110”序列的检测器。
2、扩展要求
1）设计一个序列发生器，将8位待发生序列数据由外部控制输入进行预置，从而可随时改变输出序列数据。
2）将8位待检测预置数由按键作为外部输入，从而可随时改变检测密码。
写出该检测器的VHDL代码，并进行编译下载测试。
3）如果待检测预置数以右移方式进入序列检测器，写出该检测器的VHDL代码（两进程符号化有限状态机）。
三、实验原理
1、序列发生器原理
在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，产生序列信号的电路称为序列信号发生器。
本实验要求产生一串序列“10001110”。
该电路可由计数器与数据选择器构成，其结构图如图6－1所示，其中的锁存输出的功能是为了消除序列产生时可能出现的毛刺现象：
图6－1 序列发生器结构图
2、序列检测器的基本工作过程：
序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。
当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置的对应码相同。
在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
状态图如图6－2所示：
图6－2序列检测器状态图
3、利用状态机设计序列检测器的基本思想
在状态连续变化的数字系统设计中，采用状态机的设计思想有利于提高设计效率，增加程序的可读性，减少错误的发生几率。
同时，状态机的设计方法也是数字系统中一种最常用的设计方法。
一般来说，标准状态机可以分为摩尔（Moore）机和米立（Mealy）机两种。
在摩尔机中，其输出仅仅是当前状态值的函数，并且仅在时钟上升沿到来时才发生变化。
米立机的输出则是当前状态值、当前输出值和当前输入值的函数。
本实验要从一串二进制码中检测出一个已预置的8位二进制码10001110，每增加一位二进制码相当于增加一个状态，再加上一个初始态，用9个状态可以实现。
其状态机如图6－3所示。
图6－38位二进制码10001110的检测状态机
注意：
此图作为参考，检测不同的二进制码其过程不同！
四、实验步骤
1、建立一个工程项目，路径如：
D:
\20050837\sixth，项目名和顶层实体名为serial；
2、设计一个“10001110”的序列发生器，并进行编译仿真与下载测试；
3、根据图6-3状态转换图设计一个“10001110”的序列检测器。
并进行编译仿真与下载测试；
五、参考程序
1、“10001110”序列发生器
LIBRARYIEEE；
USEIEEE.STD_LOGIC_1164.ALL；
USEIEEE.STD_LOGIC_ARITH.ALL；
USEIEEE.STD_LOGIC_UNSIGNED.ALL；
ENTITYSENQGENIS
PORT（CLK，CLR，CLOCK：
INSTD_LOGIC；
YOUT：
OUTSTD_LOGIC）；
ENDSENQGEN；
ARCHITECTUREARTOFSENQGENIS
SIGNALCOUNT：
STD_LOGIC_VECTOR（2DOWNTO0）；
SIGNALY：
STD_LOGIC:
=‘0’；
BEGIN
PROCESS（CLK,CLR）
BEGIN
IF（CLR=‘1’）THENCOUNT<="000"；
ELSIF（CLK=‘1’ANDCLK'EVENT）THEN
COUNT<=COUNT+‘1’；
ENDIF；
ENDPROCESS；
PROCESS（COUNT）
BEGIN
CASECOUNTIS
WHEN"000"=>Y<=‘1’；
WHEN“001”=>Y<=‘0’；
WHEN"010"=>Y<=‘0’；
WHEN"011"=>Y<=‘0’；
WHEN"100"=>Y<=‘1’；
WHEN"101"=>Y<=‘1’；
WHEN“110”=>Y<=‘1’；
WHEN“111”=>Y<=‘0’；
WHENOTHERS=>Y<=‘-’；
ENDCASE；
ENDPROCESS；
PROCESS（CLOCK，Y）
BEGIN --消除毛刺的锁存器
IF（CLOCK'EVENTANDCLOCK=‘1’）THEN
YOUT<=Y；
ENDIF；
ENDPROCESS；
ENDART；
2、“10001110”序列信号检测器的VHDL描述
LIBRARYIEEE；
USEIEEE.STD_LOGIC_1164.ALL；
ENTITYDETECTIS
PORT（DIN，RST,CLK：
INSTD_LOGIC；
Q：
OUTSTD_LOGICVECTOR（3DOWNTO0））；
END DETECT；
ARCHITECTUREARTOFDETECTIS
TYPESTATETYPEIS（ST0，ST1，ST2，ST3，ST4，ST5，ST6，ST7，ST8）；
SIGNALP_STATE:
STATETYPE
BEGIN
PROCESS（CLK）
BEGIN
IFRST='1'THEN P_STATE<=ST0;
ELSIFCLK'EVENTANDCLK='1'THEN
CASEP_STATEIS
WHENST0=>
IFDIN=‘1’THEN P_STATE<=ST1；
ELSE P_STATE<=ST0； ENDIF；
WHENST1=>
IFDIN=‘0’THENP_STATE<=ST2；
ELSE P_STATE<=ST1； ENDIF；
WHENST2=>
IFDIN=‘0’THENP_STATE：
=ST3；
ELSE P_STATE<=ST1； ENDIF；
WHENST3=>
IFDIN=‘0’THENP_STATE<=ST4；
ELSE P_STATE<=ST1； ENDIF；
WHENST4=>
IFDIN=‘1’THENP_STATE<=ST5；
ELSE P_STATE<=ST0； ENDIF；
WHENST5=>
IFDIN=‘1’THENP_STATE<=ST6；
ELSE P_STATE<=ST2； ENDIF；
WHENST6=>
IFDIN=‘1’THENP_STATE<=ST7；
ELSE P_STATE<=ST2； ENDIF；
WHENST7=>
IFDIN=‘0’THENP_STATE<=ST8；
ELSE P_STATE<=ST1；ENDIF；
WHENST8=>
IFDIN=‘1’THENP_STATE<=ST1；
ELSE P_STATE<=ST0； ENDIF；
ENDCASE；
ENDPROCESS；
ENDIF;
Q<="1010" WHEN P_STATE=ST8 ELSE "1011";--序列数检测正确，输出“A”
--序列数检测错误，输出“B”
ENDART；
序列检测器的另一种描述
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYSCHKIS
PORT（DIN，CLK，CLR:
INSTD_LOGIC;--串行输入数据位/工作时钟/复位信号
AB:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;--检测结果输出
ENDSCHK;
ARCHITECTUREbehavOFSCHKIS
SIGNALQ:
INTEGERRANGE0TO8;
SIGNALD:
STD_LOGIC_VECTOR（7DOWNTO0）;--8位待检测预置数（密码=E5H）
BEGIN
D<="10001110";--8位待检测预置数
PROCESS（CLK,CLR）
BEGIN
IFCLR='1'THENQ<=0;
ELSIFCLK'EVENTANDCLK='1'THEN--时钟到来时，判断并处理当前输入的位
CASEQIS
WHEN0=>IFDIN=D（7）THENQ<=1;ELSEQ<=0;ENDIF;
WHEN1=>IFDIN=D（6）THENQ<=2;ELSEQ<=0;ENDIF;
WHEN2=>IFDIN=D（5）THENQ<=3;ELSEQ<=0;ENDIF;
WHEN3=>IFDIN=D（4）THENQ<=4;ELSEQ<=0;ENDIF;
WHEN4=>IFDIN=D（3）THENQ<=5;ELSEQ<=0;ENDIF;
WHEN5=>IFDIN=D
（2）THENQ<=6;ELSEQ<=0;ENDIF;
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