EDA实验报告4合一.docx
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EDA实验报告4合一
EDA实验报告
索引
实验1————————第2页
实验2————————第6页
实验3————————第11页
实验4————————第15页
实验一七段数码显示译码器
实验目的
1）熟悉eda6000和QuartusII软件的使用
2）掌握verilog程序的基本结构。
实验环境
1）开发软件：
QuartusII7.2和EDA6000
2）实验设备：
pc机伟福EDA6000实验箱
实验原理
1）该7段LED显示译码电路，应首先对输入的时钟信号进行4位二进制加法计数，之后再由7段译码器将计数值译为对应的十六进制码，并由数码显示器显示出来。
电路的原理图如图1.1所示。
图1.17段LED译码显示电路
2）verilog源程序
moduleex1（A,LED7S）;
input[3:
0]A;
output[6:
0]LED7S;
reg[6:
0]LED7S;
always@（A）begin
case（A）
4'D0:
LED7S=7'B0111111;
4'D1:
LED7S=7'B0000110;
4'D2:
LED7S=7'B1011011;
4'D3:
LED7S=7'B1001111;
4'D4:
LED7S=7'B1100110;
4'D5:
LED7S=7'B1101101;
4'D6:
LED7S=7'B1111101;
4'D7:
LED7S=7'B0000111;
4'D8:
LED7S=7'B1111111;
4'D9:
LED7S=7'B1101111;
4'D10:
LED7S=7'B1110111;
4'D11:
LED7S=7'B1111100;
4'D12:
LED7S=7'B0111001;
4'D13:
LED7S=7'B1011110;
4'D14:
LED7S=7'B1111001;
4'D15:
LED7S=7'B1110001;
default:
LED7S=7'B0000000;
endcase
end
endmodule
实验过程
1）、打开软件，选择file—Newprojectwizard，设置好保存路径，并好命名，点击“finish”，然后点击“红色角”运行，运行结果如下：
2）、点击“tools—netlistviewers—RTLviewer,即可查看综合后的原理图，
3）、依次点击“file---new---otherfiles—vectorwavefomfile”然后点击“OK“,打开后选择view---utilitywindows---nodefinder---filter---pinsall,将data,led拉入对应的位置，然后进行时序仿真，仿真结果如下：
功能仿真如下：
4）、连接管脚，打开assignments--pins,打开EDA6000软件，选择模式4，将对应的位置上进行连接，结果如下所示：
5）点击“红三角”运行，选择“tools---programmer”在“mode”选项中选择passiveserial---hardware--setup---add—start。
实验二数控分频器
实验目的
1）熟悉eda6000和QuartusII软件的使用
2）掌握verilog程序的基本结构。
实验环境
1）开发软件：
QuartusII7.2和EDA6000
2）实验设备：
pc机伟福EDA6000实验箱
实验原理
1）
2）verilog源程序
FREDEM
moduleFREDEM（CLK,DATA,FOUT,PFULL）;
inputCLK;
input[7:
0]DATA;
outputFOUT,PFULL;
reg[7:
0]Q;
regFULL;
regDIV;
initial
begin
DIV=1;
Q=8'HFF;
end
assignFOUT=DIV;
assignPFULL=FULL;
always@（posedgeCLK）
begin
if（Q==8'HFF）beginQ<=DATA;FULL<=1;end
elsebeginQ<=Q+8'B1;FULL<=0;end
end
always@（posedgeFULL）
begin
DIV<=~DIV;
end
endmodule
实验过程
1）、打开软件，选择file—Newprojectwizard，设置好保存路径，并好命名，点击“finish”，然后点击“红色角”运行，运行结果如下：
2）、点击“tools—netlistviewers—RTLviewer,即可查看综合后的原理图，
3）、依次点击“file---new---otherfiles—vectorwavefomfile”然后点击“OK“,打开后选择view---utilitywindows---nodefinder---filter---pinsall,将对应的端口拉入对应的位置，然后进行时序仿真，仿真结果如下：
功能仿真如下：
4）、连接管脚，打开assignments--pins,打开EDA6000软件，选择正确模式，将对应的位置上进行连接，结果如下所示：
5）点击“红三角”运行，选择“tools---programmer”在“mode”选项中选择passiveserial---hardware--setup---add—start。
实验三四位十进制频率计
实验目的
1）熟悉eda6000和QuartusII软件的使用
2）掌握verilog程序的基本结构。
实验环境
1）开发软件：
QuartusII6.0和EDA6000
2）实验设备：
pc机伟福EDA6000实验箱
实验原理
1）
2）verilog源程序
FTCTRL
moduleFTCTRL（clk,clk1hz,ge_bit,shi_bit,bai_bit,qian_bit）;
inputclk,clk1hz;
output[3:
0]ge_bit,shi_bit,bai_bit,qian_bit;
reg[3:
0]ge_bit,shi_bit,bai_bit,qian_bit;
regdiv,en,load,cls;
reg[3:
0]A,B,C,D;
always@（negedgeclk）
begindiv=~div;
en=div;
load=~en;
cls=clk&load;
end
always@（posedgeclk1hzorposedgecls）
begin
if（cls）begin
A=4'd0;B=4'd0;C=4'd0;D=4'd0;end
elseif（en）beginA=A+4'd1;
if（A==4'D10）beginA=4'd0;B=B+4'd1;end
if（B==4'D10）beginB=4'd0;C=C+4'd1;end
if（C==4'D10）beginC=4'd0;D=D+4'd1;end
end
end
always@（posedgeload）
begin
ge_bit=A;
shi_bit=B;
bai_bit=C;
qian_bit=D;
end
endmodule
实验过程
1）、打开软件，选择file—Newprojectwizard，设置好保存路径，并好命名，点击“finish”，然后点击“红色角”运行，运行结果如下：
”，然后点击“红色角”运行，运行结果如下：
2）、点击“tools—netlistviewers—RTLviewer,即可查看综合后的原理图，
3）、依次点击“file---new---otherfiles—vectorwavefomfile”然后点击“OK“,打开后选择view---utilitywindows---nodefinder---filter---pinsall,将对应的端口拉入对应的位置，然后进行时序仿真，仿真结果如下：
功能仿真如下：
4）、连接管脚，打开assignments--pins,打开EDA6000软件，选择正确模式，将对应的位置上进行连接，结果如下所示：
5）点击“红三角”运行，选择“tools---programmer”在“mode”选项中选择passiveserial---hardware--setup---add—start。
实验三四位十进制频率计
实验目的
1）熟悉eda6000和QuartusII软件的使用
2）掌握verilog程序的基本结构。
实验环境
1）开发软件：
QuartusII6.0和EDA6000
2）实验设备：
pc机伟福EDA6000实验箱
实验原理
1）
2）verilog源程序
FTCTRL
moduleFTCTRL（clk,clk1hz,ge_bit,shi_bit,bai_bit,qian_bit）;
inputclk,clk1hz;
output[3:
0]ge_bit,shi_bit,bai_bit,qian_bit;
reg[3:
0]ge_bit,shi_bit,bai_bit,qian_bit;
regdiv,en,load,cls;
reg[3:
0]A,B,C,D;
always@（negedgeclk）
begindiv=~div;
en=div;
load=~en;
cls=clk&load;
end
always@（posedgeclk1hzorposedgecls）
begin
if（cls）begin
A=4'd0;B=4'd0;C=4'd0;D=4'd0;end
elseif（en）beginA=A+4'd1;
if（A==4'D10）beginA=4'd0;B=B+4'd1;end
if（B==4'D10）beginB=4'd0;C=C+4'd1;end
if（C==4'D10）beginC=4'd0;D=D+4'd1;end
end
end
always@（posedgeload）
begin
ge_bit=A;
shi_bit=B;
bai_bit=C;
qian_bit=D;
end
endmodule
实验过程
1）、打开软件，选择file—Newprojectwizard，设置好保存路径，并好命名，点击“finish”，然后点击“红色角”运行，运行结果如下：
”，然后点击“红色角”运行，运行结果如下：
2）、点击“tools—netlistviewers—RTLviewer,即可查看综合后的原理图，
3）、依次点击“file---new---otherfiles—vectorwavefomfile”然后点击“OK“,打开后选择view---utilitywindows---nodefinder---filter---pinsall,将对应的端口拉入对应的位置，然后进行时序仿真，仿真结果如下：
功能仿真如下：
4）、连接管脚，打开assignments--pins,打开EDA6000软件，选择正确模式，将对应的位置上进行连接，结果如下所示：
5）点击“红三角”运行，选择“tools---programmer”在“mode”选项中选择passiveserial---hardware--setup---add—start。
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