电子信息EDA实验指导书基于GW48教学实验系统.docx
《电子信息EDA实验指导书基于GW48教学实验系统.docx》由会员分享，可在线阅读，更多相关《电子信息EDA实验指导书基于GW48教学实验系统.docx（91页珍藏版）》请在冰点文库上搜索。
电子信息EDA实验指导书基于GW48教学实验系统
EDA实验指导书
目录
第一部分系统使用说明
第一章GW48教学实验系统原理与使用介绍
第二章GW48系统实验电路结构图
第三章GW48CK/GK/PK系统万能接插口与结构图信号/与芯片引脚对照表
第四章GW48-PK系统LCD液晶屏使用方法
第一部分实验指导
第五章系统开设实验指导
【实验1】实验系统的构成，软件环境的操作（演示或模拟验证实验）
【实验2】1位全加器VHDL文本输入设计
【实验3】2选1多路选择器VHDL设计
【实验4】8位硬件加法器VHDL设计
【实验5】含异步清0和同步时钟使能的4位加法计数器设计
【实验6】7段数码显示译码器设计
【实验7】数控分频器的设计
【实验8】用状态机实现序列检测器的设计
【实验9】用状态机对ADC0809的采样控制电路实现
【实验10】波形发生与扫频信号发生器电路设计
第一部分系统使用说明
第一章GW48教学实验系统原理与使用介绍
第一节GW48系统使用注意事项
a：
闲置不用GW48系统时，关闭电源，拔下电源插头！
！
！
b：
EDA软件安装方法可参见光盘中相应目录中的中文README.TXT；详细使用方法可参阅本书或《EDA技术实用教程》、或《VHDL实用教程》中的相关章节。
c：
在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入该结构模式工作。
d：
换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。
其它接口都可带电插拔（当适配板上的10芯座处于左上角时，为正确位置）。
e：
对工作电源为5V的CPLD（如1032E/1048C、95108或7128S等）下载时。
最好将系统的电路“模式”切换到“b”，以便使工作电压尽可能接近5V。
g:
GW48详细使用方法可参见《EDA技术实用教程》配套教学软件*.ppt。
h:
主板左侧3个开关默认向下，但靠右的开关必须打向上（DLOAD），才能下载。
i:
跳线座“SPS”默认向下短路（PIO48）；右侧开关默认向下（TOMCU）。
j:
左下角拨码开关除第4档“DS8使能”向下拨（8数码管显示使能）外，其余皆默认向上拨。
第二节GW48系统主板结构与使用方法
附图1-1B、GW48-GK/PK系统目标板插座引脚信号图
附图1-1A为GW48-CK型EDA实验开发系统的主板结构图（GW48-GK/PK型未画出，具体结构说明应该参考实物主板），该系统的实验电路结构是可控的。
即可通过控制接口键SW9，使之改变连接方式以适应不同的实验需要。
因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化。
这种“多任务重配置”设计方案的目的有3个：
1.适应更多的实验与开发项目；2.适应更多的PLD公司的器件；3.适应更多的不同封装的FPGA和CPLD器件。
系统板面主要部件及其使用方法说明如下（请参看相应的实验板板面和附图1-1A）。
以下是对GW48系统主板功能块的注释，但请注意，有的功能块仅GW48-GK获GW48-PK系统存在：
附表1-1在线编程坐各引脚与不同PLD公司器件编程下载接口说明
PLD公司
LATTICE
ALTERA/ATMEL
XILINX
VANTIS
编程座
引脚
IspLSI
CPLD
FPGA
CPLD
FPGA
CPLD
TCK
（1）
SCLK
TCK
DCLK
TCK
CCLK
TCK
TDO（3）
MODE
TDO
CONF_DONE
TDO
DONE
TMS
TMS（5）
ISPEN
TMS
nCONFIG
TMS
/PROGRAM
ENABLE
nSTA（7）
SDO
nSTATUS
TDO
TDI（9）
SDI
TDI
DATA0
TDI
DIN
TDI
SEL0
GND
VCC*
VCC*
GND
GND
VCC*
SEL1
GND
VCC*
VCC*
VCC*
VCC*
GND
（1）SW9：
按动该键能使实验板产生12种不同的实验电路结构。
这些结构如第二节的13张实验电路结构图所示。
例如选择了“NO.3”图，须按动系统板上的SW9键，直至数码管SWG9显示“3”，于是系统即进入了NO.3图所示的实验电路结构。
（2）B2：
这是一块插于主系统板上的目标芯片适配座。
对于不同的目标芯片可配不同的适配座。
附图1-1AGW48-CK实验开发系统的板面结构图
可用的目标芯片包括目前世界上最大的六家FPGA/CPLD厂商几乎所有CPLD、FPGA和所有ispPAC等模拟EDA器件。
第三节的表中已列出多种芯片对系统板引脚的对应关系，以利在实验时经常查用。
（3）J3B/J3A：
如果仅是作为教学实验之用，系统板上的目标芯片适配座无须拔下，但如果要进行应用系统开发、产品开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上（如GWDVP板）进行调试测试。
为了避免由于需要更新设计程序和编程下载而反复插拔目标芯片适配座，GW48系统设置了一对在线编程下载接口座：
J3A和J3B。
此接口插座可适用于不同的FPGA/CPLD（注意，1、此接口仅适用于5V工作电源的FPGA和CPLD；2、5V工作电源必须由被下载系统提供）的配置和编程下载。
对于低压FPGA/CPLD，（如EP1K30/50/100、EPF10K30E等，都是2.5V器件），下载接口座必须是另一座：
ByteBlasterMV。
注意，对于GW48-GK/PK，只有一个下载座：
ByteBlasterMV，是通用的。
（4）混合工作电压使用：
对于低压FPGA/CPLD目标器件，在GW48系统上的设计方法与使用方法完全与5V器件一致，只是要对主板的跳线作一选择（对GW48-GK/PK系统不用跳线）：
JVCC/VS2：
跳线JVCC（GW48—GK/PK型标为“VS2”）对芯片I/O电压3.3V（VCCIO）或5V（VCC）作选择，对5V器件，必须选“5.0V”。
例如，若系统上插的目标器件是EP1K30/50/100或EPF10K30E/50E等，要求将主板上的跳线座“JVCC”短路帽插向“3.3V”一端；将跳线座“JV2”短路帽插向“+2.5V”一端（如果是5V器件，跳线应插向“5.0V”）。
（5）并行下载口：
此接口通过下载线与微机的打印机口相连。
来自PC机的下载控制信号和CPLD/FPGA的目标码将通过此口，完成对目标芯片的编程下载。
编程电路模块能自动识别不同的CPLD/FPGA芯片，并作出相应的下载适配操作。
（6）键1~键8：
为实验信号控制键，此8个键受“多任务重配置”电路控制，它在每一张电路图中的功能及其与主系统的连接方式随SW9的模式选择而变，使用中需参照第二节中的电路图。
（7）键9~键12：
实验信号控制键（仅GW48—GK/PK型含此键）此4个键不受“多任务重配置”电路控制，使用方法参考“实验电路结构NO.5”。
（8）数码管1~8/发光管D1~D16：
也受“多任务重配置”电路控制，它们的连线形式也需参照第二节的电路图。
（9）数码管9~14/发光管D17~D22：
不受“多任务重配置”电路控制（仅GW48—GK/PK型含此发光管），它们的连线形式和使用方法参考“实验电路结构NO.5”。
（10）“时钟频率选择”P1A/JP1B/JP1C：
为时钟频率选择模块。
通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。
对于“CLOCK0”JP1C，同时只能插一个短路帽，以便选择输向“CLOCK0”的一种频率：
信号频率范围：
1Hz–50MHz（对GW48-CK系统）
信号频率范围：
0.5Hz–50MHz（对GW48-GK系统）
信号频率范围：
0.5Hz–100MHz（对GW48-PK系统）,
由于CLOCK0可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。
JP1B分三个频率源组，即如系统板所示的“高频组”、“中频组”和“低频组”。
它们分别对应三组时钟输入端。
例如，将三个短路帽分别插于JP1B座的2Hz、1024Hz和12MHz；而另三个短路帽分别插于JP1A座的CLOCK4、CLOCK7和CLOCK8，这时，输向目标芯片的三个引脚：
CLOCK4、CLOCK7和CLOCK8分别获得上述三个信号频率。
需要特别注意的是，每一组频率源及其对应时钟输入端，分别只能插一个短路帽。
也就是说，通过JP1A/B的组合频率选择，最多只能提供三个时钟频率。
注意，对于GW48-GK/PK系统，时钟选择比较简单：
每一频率组仅接一个频率输入口，如低频端的4个频率通过短路帽，可选的时钟输入口仅为CLOCK2，因此对于GW48-GK/PK，总共只有4个时钟可同时输入FPGA：
CLOCK0、CLOCK2、CLOCK5、CLOCK9。
（11）扬声器S1：
目标芯片的声讯输出，与目标芯片的“SPEAKER”端相接，即PIO50。
通过此口可以进行奏乐或了解信号的频率。
（12）PS/2接口：
通过此接口，可以将PC机的键盘和/或鼠标与GW48系统的目标芯片相连，从而完成PS/2通信与控制方面的接口实验，GW48-GK/PK含另一PS/2接口，参见实验电路结构NO.5。
（13）VGA视频接口：
通过它可完成目标芯片对VGA显示器的控制。
（14）单片机接口器件：
它与目标板的连接方式也已标于主系统板上：
连接方式可参见附图2-13。
注意1，对于GW48-GK/PK系统，实验板左侧有一开关，向上拨，将RS232通信口直接与FPGA的PIO31和PIO30相接；向下拨则与89C51单片机的P30和P31端口相接。
于是通过此开关可以进行不同的通信实验，详细连接方式可参见附图2-13。
平时此开关向下打，不要影响FPGA的工作。
注意2，由附图2-13可知，单片机89C51的P3和P1口是与FPGA的PIO66-PIO79相接的，而这些端口又与6数码管扫描显示电路连在一起的，所以当要进行6数码管扫描显示实验时，必须拔去右侧的单片机，并安实验电路结构NO.5，将拨码开关3，拨为使能，这时LCD停止工作。
（15）RS-232串行通讯接口：
此接口电路是为单片机与PC机通讯准备的，由此可以使PC机、单片机、FPGA/CPLD三者实现双向通信。
当目标板上FPGA/CPLD器件需要直接与PC机进行串行通讯时，可参见附图2-13，和实验电路结构图NO.5，将实验板右侧的开关向上打“TOFPGA”，从而使目标芯片的PIO31和PIO30与RS232口相接，即使RS232的通信接口直接与目标器件FPGA的PIO30/PIO31相接。
而当需要使PC机的RS232串行接口与单片机的P3.0和P3.1口相接时，则应将开关向下打“TOMCU”既可（平时不用时也应保持在个位置）。
（16）“AOUT”D/A转换：
利用此电路模块（实验板左下侧），可以完成FPGA/CPLD目标芯片与D/A转换器的接口实验或相应的开发。
它们之间的连接方式可参阅“实验电路结构NO.5”：
D/A的模拟信号的输出接口是“AOUT”，示波器可挂接左下角的两个连接端。
当使能拨码开关8：
“滤波1”时，D/A的模拟输出将获得不同程度的滤波效果。
注意，进行D/A接口实验时，需打开左侧第2个开关，获得+/-12伏电源，实验结束后关上此电源。
（17）“AIN0”/“AIN1”：
外界模拟信号可以分别通过系统板左下侧的两个输入端“AIN0”和“AIN1”进入A/D转换器ADC0809的输入通道IN0和IN1，ADC0809与目标芯片直接相连。
通过适当设计，目标芯片可以完成对ADC0809的工作方式确定、输入端口选择、数据采集与处理等所有控制工作,并可通过系统板提供的译码显示电路，将测得的结果显示出来。
此项实验首先需参阅第二节的“实验电路结构NO.5”有关0809与目标芯片的接口方式，同时了解系统板上的接插方法以及有关0809工作时序和引脚信号功能方面的资料。
注意：
不用0809时，需将左下角的拨码开关的“A/D使能”和“转换结束”打为禁止：
向上拨，以避免与其他电路冲突。
ADC0809A/D转换实验接插方法（如实验电路结构NO.5图所示）：
1．左下角拨码开关的“A/D使能”和“转换结束”打为使能：
向下拨，即将ENABLE（9）与PIO35相接；若向上拨则禁止，即则使ENABLE（9）0，表示禁止0809工作，使它的所有输出端为高阻态。
2．左下角拨码开关的“转换结束”使能，则使EOC（7）PIO36，由此可使目标芯片对ADC0809的转换状态进行测控。
（18）VR1/“AIN1”：
VR1电位器，通过它可以产生0V~+5V幅度可调的电压。
其输入口是0809的IN1（与外接口AIN1相连，但当AIN1插入外输入插头时，VR1将与IN1自动断开）。
若利用VR1产生被测电压，则需使0809的第25脚置高电平，即选择IN1通道，参考“实验电路结构NO.5”。
（19）AIN0的特殊用法：
系统板上设置了一个比较器电路，主要以LM311组成。
若与D/A电路相结合，可以将目标器件设计成逐次比较型A/D变换器的控制器件参考“实验电路结构NO.5”。
（20）系统复位键：
此键是系统板上负责监控的微处理器的复位控制键，同时也与接口单片机的复位端相连。
因此兼作单片机的复位键。
（21）下载控制开关：
在系统板的左侧第3个开关。
当需要对实验板上的目标芯片下载时必须将开关向上打（即“DLOAD”）；而当向下打（LOCK）时，将关闭下载口，这时可以将下载并行线拔下而作它用（这时已经下载进FPGA的文件不会由于下载口线的电平变动而丢失）；例如拔下的25芯下载线可以与GWAK30+适配板上的并行接口相接，以完成类似逻辑分析仪方面的实验。
（22）跳线座SPS：
短接“T_F”可以使用在系统频率计。
频率输入端在主板右侧标有“频率计”处。
模式选择为“A”。
短接“PIO48”时，信号PIO48可用，如实验电路结构图NO.1中的PIO48。
平时应该短路“PIO48”
（23）目标芯片万能适配座CON1/2：
在目标板的下方有两条80个插针插座（GW48-CK系统），其连接信号如附图1-1B所示，此图为用户对此实验开发系统作二次开发提供了条件。
此二座的位置设置方式和各端口的信号定义方式与综合电子设计竞赛开发板GWDVP-B完全兼容！
！
！
对于GW48-GK/PK系统，此适配座在原来的基础上增加了20个插针，功能大为增强。
增加的20插针信号与目标芯片的连接方式可参考“实验电路结构NO.5”和附图2-13。
（24）拨码开关：
拨码开关的详细用法可参考实验电路结构NO.5图和附图2-13。
（25）ispPAC下载板：
对于GW48-GK系统，其右上角有一块ispPAC模拟EDA器件下载板，可用于模拟EDA实验中对ispPAC10/20/80等器件编程下载用，详细方法请看光盘中《ENA技术实用教程》配套教学软件实验演示部分：
“模拟EDA实验演示”的POWERPOINT。
（26）拨8X8数码点阵：
在右上角的模拟EDA器件下载板上还附有一块数码点阵显示块，是通用供阳方式，需要16根接插线和两根电源线连接。
详细方法请看“实验演示”的POWERPOINT。
（27）使用举例：
若通过键SW9选中了“实验电路结构图NO.1”，这时的GW48系统板所具有的接口方式变为：
FPGA/CPLD端口PI/O31~28、27~24、23~20和19~16，共4组4位二进制I/O端口分别通过一个全译码型的7段译码器输向系统板的7段数码显示器。
这样，如果有数据从上述任一组四位输出，就能在数码显示器上显示出相应的数值，其数值对应范围为：
FPGA/CPLD输出
0000
0001
0010
…
1100
1101
1110
1111
数码管显示
0
1
2
…
C
D
E
F
端口I/O32~39分别与8个发光二极管D8~D1相连，可作输出显示，高电平亮。
还可分别通过键8和键7，发出高低电平输出信号进入端口I/049和48；键控输出的高低电平由键前方的发光二极管D16和D15显示，高电平输出为亮。
此外，可通过按动键4至键1，分别向FPGA/CPLD的PIO0~PIO15输入4位16进制码。
每按一次键将递增1，其序列为1，2，…9，A，…F。
注意，对于不同的目标芯片，其引脚的I/O标号数一般是同GW48系统接口电路的“PIO”标号是一致的（这就是引脚标准化），但具体引脚号是不同的，而在逻辑设计中引脚的锁定数必须是该芯片的具体的引脚号。
具体对应情况需要参考第3节的引脚对照表。
第二章GW48系统实验电路结构图
1.实验电路信号资源符号图说明
结合附图2-1，以下对实验电路结构图中出现的信号资源符号功能作出一些说明：
（1）附图2-1a是16进制7段全译码器，它有7位输出，分别接7段数码管的7个显示输入端：
a、b、c、d、e、f和g；它的输入端为D、C、B、A，D为最高位，A为最低位。
例如，若所标输入的口线为PIO19~16，表示PIO19接D、18接C、17接B、16接A。
（2）附图2-1b是高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。
（3）附图2-1c是16进制码（8421码）发生器，由对应的键控制输出4位2进制构成的1位16进制码，数的范围是0000~1111，即^H0至^HF。
每按键一次，输出递增1，输出进入目标芯片的4位2进制数将显示在该键对应的数码管上。
（4）直接与7段数码管相连的连接方式的设置是为了便于对7段显示译码器的设计学习。
以图NO.2为例，如图所标“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45..PIO40分别与数码管的7段输入g、f、e、d、c、b、a相接。
附图2-1实验电路信号资源符号图
（5）附图2-1d是单次脉冲发生器。
每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20ms。
（6）附图2-1e是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为高电平，此键的功能可用于手动控制脉冲的宽度。
具有琴键式信号发生器的实验结构图是NO.3。
2.各实验电路结构图特点与适用范围简述
（1）结构图NO.0：
目标芯片的PIO19至PIO44共8组4位2进制码输出，经外部的7段译码器可显示于实验系统上的8个数码管。
键1和键2可分别输出2个四位2进制码。
一方面这四位码输入目标芯片的PIO11~PIO8和PIO15~PIO12，另一方面，可以观察发光管D1至D8来了解输入的数值。
例如，当键1控制输入PIO11~PIO8的数为^HA时，则发光管D4和D2亮，D3和D1灭。
电路的键8至键3分别控制一个高低电平信号发生器向目标芯片的PIO7至PIO2输入高电平或低电平，扬声器接在“SPEAKER”上，具体接在哪一引脚要看目标芯片的类型，这需要查第3节的引脚对照表。
如目标芯片为FLEX10K10，则扬声器接在“3”引脚上。
目标芯片的时时钟输入未在图上标出，也需查阅第3节的引脚对照表。
例如，目标芯片为XC95108，则输入此芯片的时钟信号有CLOCK0至CLOCK10，共11个可选的输入端，对应的引脚为65至80。
具体的输入频率，可参考主板频率选择模块。
此电路可用于设计频率计，周期计，计数器等等。
（2）结构图NO.1：
适用于作加法器、减法器、比较器或乘法器等。
例如，加法器设计，可利用键4和键3输入8位加数；键2和键1输入8位被加数，输入的加数和被加数将显示于键对应的数码管4-1，相加的和显示于数码管6和5；可令键8控制此加法器的最低位进位。
（3）结构图NO.2：
可用于作VGA视频接口逻辑设计，或使用数码管8至数码管5共4个数码管作7段显示译码方面的实验；而数码管4至数码管1，4个数码管可作译码后显示，键1和键2可输入高低电平。
（4）结构图NO.3：
特点是有8个琴键式键控发生器，可用于设计八音琴等电路系统。
也可以产生时间长度可控的单次脉冲。
该电路结构同结构图NO.0一样，有8个译码输出显示的数码管，以显示目标芯片的32位输出信号，且8个发光管也能显示目标器件的8位输出信号。
（5）结构图NO.4：
适合于设计移位寄存器、环形计数器等。
电路特点是，当在所设计的逻辑中有串行2进制数从PIO10输出时，若利用键7作为串行输出时钟信号，则PIO10的串行输出数码可以在发光管D8至D1上逐位显示出来，这能很直观地看到串出的数值。
（6）结构图NO.5：
此电路结构比较复杂，有较强的功能，主要用于目标器件与外界电路的接口设计实验。
该电路主要含以9大模块：
1．普通内部逻辑设计模块。
在图的左下角。
此模块与以上几个电路使用方法相同，例如同结构图NO.3的唯一区别是8个键控信号不再是琴键式电平输出，而是高低电平方式向目标芯片输入（即乒乓开关）。
此电路结构可完成许多常规的实验项目。
2．RAM/ROM接口。
在图左上角，此接口对应于主板上，有2个32脚的DIP座，在上面可以插RAM，也可插ROM（仅GW48-GK/PK系统包含此接口）例如：
RAM：
628128；ROM：
27C010、27C020、27C040、27C080、29C010、29C020、29C040等。
此32脚座的各引脚与目标器件的连接方式示于图上，是用标准引脚名标注的，如PIO48（第1脚）、PIO10（第2脚）等等。
注意，RAM/ROM的使能由拨码开关“1”控制。
对于不同的RAM或ROM，其各引脚的功能定义不尽一致，即，不一定兼容，因此在使用前应该查阅相关的资料，但在结构图的上方也列出了部分引脚情况，以资参考。
3．VGA视频接口。
在图右上角，它与目标器件有5个连接信号：
PIO40、41、42、43、44，通过查表（第3节的引脚对照表），可的对应于EPF10K20-144或EP1K30/50-144的5个引脚号分别是：
87、88、89、90、91。
4．PS/2键盘接口。
在图右上侧。
它与目标器件有2个连接信号：
PIO45、46。
5．A/D转换接口。
在图左侧中。
图中给出了ADC0809与目标器件连接的电路图。
使用注意事项可参照上节。
有关FPGA/CPLD与ADC0809接口方面的实验示例在本实验讲义中已经给出（实验12）。
6．D/A转换接口。
在图右下侧。
图中给出了DAC0832与目标器件连接的电路图。
使用注意事项可参照上节。
有关FPGA/CPLD与0832接口方面的实验示例在本实验讲义中已经给出（实验16）。
7．LM311接口。
注意，此接口电路包含在以上的D/A接口电路中，可用于完成使用DAC0832与比较器LM311共同实现A/D转换的控制实验。
比较器的输出可通过主板左下侧的跳线选择“比较器”，使之与目标器件的PIO37相连。
以便用目标器件接收311的输出信号。
注意，有关D/A和311方面的实验都必须打开+/-12V电压源，实验结束后关闭此电源。
8．单片机接口。
根据此图和附图2-13，给出了单片机与目标器及LCD显示屏的连接电路图。
9．RS232通信接口。
注意，结
升级会员 