HX565板PCB设计说明.docx
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HX565板PCB设计说明
HX565板PCB设计说明
公司名称：
华东计算技术研究所
联系人：
王强
联系方式：
（硬件设计者或接口人的联系方式）
单板名称：
HX565
单板类型：
（数字板、模拟板、数模混合板、电源板、射频板、背板、工装板或其它）
应用软件及版本：
（请注明使用的设计软件及准确的版本）
日期：
（编写设计说明日期）
目 录
1提交文件列表（必填）3
2单板名称（必填）3
3应用软件及版本（必填）3
4单板原理图（或网表）设计说明（必填）3
4.1单板概述3
4.2原理结构框图3
4.3关键器件说明（包括datasheet等）3
5单板功率列表（必填）3
6仿真设计要求（SI、串扰、时序）4
7工艺结构要求（必填）4
7.1PCB基材和表面镀层4
7.2焊接工艺4
7.3结构要求4
7.4其它要求4
8布局、布线要求（必填）4
8.1建议叠层4
8.2阻抗要求4
8.3信号线列表4
8.3.1时钟、复位线4
8.3.2差分线5
8.3.3模拟线5
8.3.4总线5
8.3.5其他重要信号线5
8.4其它布局、布线要求6
9EMC设计要求6
10热设计要求6
11可测试性、调试性设计要求6
12DFA可装配性要求6
13丝印标注（必填）6
1提交文件列表（必填）
PCB设计
□
PCB结构尺寸图（DXF格式）
□
器件封装库
■
PCB设计原理图
□
单板信号流程图
□
器件BOM清单
■
网表
□
PCB设计说明（基本设计要求及电气性能要求）
□
其他_____________________________
仿真分析
□
IBIS模型
□
需要仿真的关键网络表
□
仿真设计说明书（仿真速度、时序要求、负载说明等）
□
其他_____________________________
封装库建库
■
器件书面资料
□
器件实物
□
其他_____________________________
2单板名称（必填）
FPGA核心板
3应用软件及版本（必填）
4单板原理图（或网表）设计说明（必填）
原理图：
网表：
4.1单板概述
4.2原理结构框图
4.3关键器件说明（包括datasheet等）
5单板功率列表（必填）
序号
网络名称
电压值（V）
电流值（A）
最大功耗（W）
电源简述
备注
1
VCCINT_1V0
FPGA2_VCCINT_1V0
1.0
40
40
2
VCCO_2V5
FPGA2_VCCO_2V5
2.5
20
50
3
VCCO_DDR1_1V5
FPGA2_VCCO_DDR1_1V5
1.5
10
10
4
VCCO_DDR2_1V5
FPGA2_VCCO_DDR2_1V5
1.5
10
10
5
VCCO_DDR3_1V5
FPGA2_VCCO_DDR3_1V5
1.5
10
10
6
MGTX_AVCC_1V0
FPGA2_MGTX_AVCC_1V0
1.0
10
10
7
MGTX_AVTT_1V2
FPGA2_MGTX_AVTT_1V2
1.2
6
7.2
8
VTT_DDR1_0V75
FPGA2_VTT_DDR1_0V75
0.75
3
2.25
9
VTT_DDR2_0V75
FPGA2_VTT_DDR2_0V75
0.75
3
2.25
10
VTT_DDR3_0V75
FPGA2_VTT_DDR3_0V75
0.75
3
2.25
11
VCC_1V8
FPGA2_VCC_1V8
1.8
10
18
12
VCC_3V3
FPGA2_VCC_3V3
3.3
3
9.9
13
MGTH_AVCC_1V1
FPGA2_MGTH_AVCC_1V1
1.1
10
11
14
MGTH_AVCCPLL_1V8
FPGA2_MGTH_AVCCPLL_1V8
1.8
6
10.8
15
MGTH_AVCCRX_1V1
FPGA2_MGTH_AVCCRX_1V1
1.1
6
6.6
16
MGTH_AVTT_1V2
FPGA2_MGTH_AVTT_1V2
1.2
6
7.2
17
+12V
12
21
252
18
3.3V
3.3
5
6仿真设计要求（SI、串扰、时序）
7工艺结构要求（必填）
详见：
结构图纸文件夹
7.1PCB基材和表面镀层
7.2焊接工艺
7.3结构要求
7.4其它要求
8布局、布线要求（必填）
器件布局要求
1）LED灯全部放置于top层。
2）发热器件尽量均匀分布。
器件高度情况（超过3mm的器件）
序号
器件（编号/型号）
高度（mm）
备注
1
2
3
布局请参考：
布局参考图.vsd文件
8.1建议叠层
电源面和接地面放在相邻层；
关键信号放在临近地面的一边；
非关键信号放在靠近电源面的一边；
8.2阻抗要求
差分目标阻抗：
100欧姆
单端目标阻抗：
50欧姆
8.3信号线列表
8.3.1时钟、复位线
序号
信号名称
信号类型、阻抗要求及线宽设计
信号频率
等长约束
其它要求
备注
1
FPGA_QSFP1_BUF_CLKP
FPGA_QSFP1_BUF_CLKN
FPGA_SI5330_QSFP1_CLKP
FPGA_SI5330_QSFP1_CLKN
FPGA2_QSFP1_BUF_CLKP
FPGA2_QSFP1_BUF_CLKN
FPGA2_SI5330_QSFP1_CLKP
FPGA2_SI5330_QSFP1_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
2
FPGA_QSFP2_BUF_CLKP
FPGA_QSFP2_BUF_CLKN
FPGA_SI5330_QSFP2_CLKP
FPGA_SI5330_QSFP2_CLKN
FPGA2_QSFP2_BUF_CLKP
FPGA2_QSFP2_BUF_CLKN
FPGA2_SI5330_QSFP2_CLKP
FPGA2_SI5330_QSFP2_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
3
FPGA_QSFP3_BUF_CLKP
FPGA_QSFP3_BUF_CLKN
FPGA_SI5330_QSFP3_CLKP
FPGA_SI5330_QSFP3_CLKN
FPGA2_QSFP3_BUF_CLKP
FPGA2_QSFP3_BUF_CLKN
FPGA2_SI5330_QSFP3_CLKP
FPGA2_SI5330_QSFP3_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
4
FPGA_QSFP4_BUF_CLKP
FPGA_QSFP4_BUF_CLKN
FPGA_SI5330_QSFP4_CLKP
FPGA_SI5330_QSFP4_CLKN
FPGA2_QSFP4_BUF_CLKP
FPGA2_QSFP4_BUF_CLKN
FPGA2_SI5330_QSFP4_CLKP
FPGA2_SI5330_QSFP4_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
5
FPGA_QSFP5_BUF_CLKP
FPGA_QSFP5_BUF_CLKN
FPGA_SI5330_QSFP5_CLKP
FPGA_SI5330_QSFP5_CLKN
FPGA2_QSFP5_BUF_CLKP
FPGA2_QSFP5_BUF_CLKN
FPGA2_SI5330_QSFP5_CLKP
FPGA2_SI5330_QSFP5_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
6
FPGA_QSFP6_BUF_CLKP
FPGA_QSFP6_BUF_CLKN
FPGA_SI5330_QSFP6_CLKP
FPGA_SI5330_QSFP6_CLKN
FPGA2_QSFP6_BUF_CLKP
FPGA2_QSFP6_BUF_CLKN
FPGA2_SI5330_QSFP6_CLKP
FPGA2_SI5330_QSFP6_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
7
FPGA_QSFP7_BUF_CLKP
FPGA_QSFP7_BUF_CLKN
FPGA_SI5330_QSFP7_CLKP
FPGA_SI5330_QSFP7_CLKN
FPGA2_QSFP7_BUF_CLKP
FPGA2_QSFP7_BUF_CLKN
FPGA2_SI5330_QSFP7_CLKP
FPGA2_SI5330_QSFP7_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
8
FPGA_QSFP8_BUF_CLKP
FPGA_QSFP8_BUF_CLKN
FPGA_SI5330_QSFP8_CLKP
FPGA_SI5330_QSFP8_CLKN
FPGA2_QSFP8_BUF_CLKP
FPGA2_QSFP8_BUF_CLKN
FPGA2_SI5330_QSFP8_CLKP
FPGA2_SI5330_QSFP8_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
9
FPGA_QSFP1_CLKP
FPGA_QSFP1_CLKN
FPGA_SI534_QSFP1_CLKP
FPGA_SI534_QSFP1_CLKN
FPGA2_QSFP1_CLKP
FPGA2_QSFP1_CLKN
FPGA2_SI534_QSFP1_CLKP
FPGA2_SI534_QSFP1_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
10
FPGA_QSFP2_CLKP
FPGA_QSFP2_CLKN
FPGA_SI534_QSFP2_CLKP
FPGA_SI534_QSFP2_CLKN
FPGA2_QSFP2_CLKP
FPGA2_QSFP2_CLKN
FPGA2_SI534_QSFP2_CLKP
FPGA2_SI534_QSFP2_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
11
FPGA_QSFP3_CLKP
FPGA_QSFP3_CLKN
FPGA_SI534_QSFP3_CLKP
FPGA_SI534_QSFP3_CLKN
FPGA2_QSFP3_CLKP
FPGA2_QSFP3_CLKN
FPGA2_SI534_QSFP3_CLKP
FPGA2_SI534_QSFP3_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
12
FPGA_QSFP4_CLKP
FPGA_QSFP4_CLKN
FPGA_SI534_QSFP4_CLKP
FPGA_SI534_QSFP4_CLKN
FPGA2_QSFP4_CLKP
FPGA2_QSFP4_CLKN
FPGA2_SI534_QSFP4_CLKP
FPGA2_SI534_QSFP4_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
13
FPGA_QSFP5_CLKP
FPGA_QSFP5_CLKN
FPGA_SI534_QSFP5_CLKP
FPGA_SI534_QSFP5_CLKN
FPGA2_QSFP5_CLKP
FPGA2_QSFP5_CLKN
FPGA2_SI534_QSFP5_CLKP
FPGA2_SI534_QSFP5_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
14
FPGA_QSFP6_CLKP
FPGA_QSFP6_CLKN
FPGA_SI534_QSFP6_CLKP
FPGA_SI534_QSFP6_CLKN
FPGA2_QSFP6_CLKP
FPGA2_QSFP6_CLKN
FPGA2_SI534_QSFP6_CLKP
FPGA2_SI534_QSFP6_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
15
FPGA_QSFP7_CLKP
FPGA_QSFP7_CLKN
FPGA_SI534_QSFP7_CLKP
FPGA_SI534_QSFP7_CLKN
FPGA2_QSFP7_CLKP
FPGA2_QSFP7_CLKN
FPGA2_SI534_QSFP7_CLKP
FPGA2_SI534_QSFP7_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
16
FPGA_QSFP8_CLKP
FPGA_QSFP8_CLKN
FPGA_SI534_QSFP8_CLKP
FPGA_SI534_QSFP8_CLKN
FPGA2_QSFP8_CLKP
FPGA2_QSFP8_CLKN
FPGA2_SI534_QSFP8_CLKP
FPGA2_SI534_QSFP8_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
17
FPGA_PCIE_SLV_250M_CLKP
FPGA_PCIE_SLV_250M_CLKN
FPGA1_874001_PCIE_SLV_250M_CLKP
FPGA1_874001_PCIE_SLV_250M_CLKN
FPGA2_PCIE_SLV_250M_CLKP
FPGA2_PCIE_SLV_250M_CLKN
FPGA2_874001_PCIE_SLV_250M_CLKP
FPGA2_874001_PCIE_SLV_250M_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
250MHz
对内等长误差：
2mil
包地处理
18
FPGA1_PCIE_CLOCK1P
FPGA1_PCIE_CLOCK1N
FPGA2_PCIE_CLOCK1P
FPGA2_PCIE_CLOCK1N
时钟差分线
目标阻抗:
100欧姆
线宽：
100MHz
对内等长误差：
2mil
包地处理
19
FPGA1_PCIE_CLOCK2P
FPGA1_PCIE_CLOCK2N
FPGA2_PCIE_CLOCK2P
FPGA2_PCIE_CLOCK2N
时钟差分线
目标阻抗:
100欧姆
线宽：
100MHz
对内等长误差：
2mil
包地处理
20
FPGA1_ADJCLK_P
FPGA1_ADJCLK_N
FPGA2_ADJCLK_P
FPGA2_ADJCLK_N
时钟差分线
目标阻抗:
100欧姆
线宽：
500MHz
对内等长误差：
2mil
包地处理
21
FPGA1_SHELF_SMACLK_P
FPGA1_SHELF_SMACLK_N
FPGA2_SHELF_SMACLK_P
FPGA2_SHELF_SMACLK_N
时钟差分线
目标阻抗:
100欧姆
线宽：
500MHz
对内等长误差：
2mil
包地处理
22
FPGA_GC_200MHZ_P
FPGA_GC_200MHZ_N
FPGA2_GC_200MHZ_P
FPGA2_GC_200MHZ_N
时钟差分线
目标阻抗:
100欧姆
线宽：
200MHz
对内等长误差：
2mil
包地处理
23
FPGA_GC_66MHZ
FPGA2_GC_66MHZ
包地处理
24
XTAL1_25M
XTAL2_25M
FPGA2_XTAL1_25M
FPGA2_XTAL2_25M
PCIE2_XTAL1
PCIE2_XTAL2
25MHz
包地处理
25
FPGA_QSFP_1TO4_CLKP
FPGA_QSFP_1TO4_CLKN
FPGA2_QSFP_1TO4_CLKP
FPGA2_QSFP_1TO4_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
26
FPGA_QSFP_5TO8_CLKP
FPGA_QSFP_5TO8_CLKN
FPGA2_QSFP_5TO8_CLKP
FPGA2_QSFP_5TO8_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
27
FPGA1_GTH_14_CLKP
FPGA1_GTH_14_CLKN
FPGA2_GTH_14_CLKP
FPGA2_GTH_14_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
156.25MHz
对内等长误差：
2mil
包地处理
28
FPGA1_GTH_58_CLKP
FPGA1_GTH_58_CLKN
FPGA2_GTH_58_CLKP
FPGA2_GTH_58_CLKN
时钟差分线
目标阻抗:
100欧姆
线宽：
250MHz
对内等长误差：
2mil
包地处理
时钟电路布线要求：
Ø走线尽量短，尽量走在电路板的同一层上，避免过孔；
Ø尽量走直线，避免走折线，可以采用弧线代替折线；
Ø时钟信号线周围尽量没有其他的干扰源和走线。
8.3.2差分线
序号
信号名称
信号类型及阻抗要求
信号速率
其它要求
备注
1
FPGA1_PCIE_RXP[1:
8]FPGA1_PCIE_RXN[1:
8]
FPGA1_PCIE_TXP[1:
8]
FPGA1_PCIE_TXN[1:
8]
FPGA1_QSFP1_RXP[1:
4]
FPGA1_QSFP1_RXN[1:
4]
FPGA1_QSFP1_TXP[1:
4]
FPGA1_QSFP1_TXN[1:
4]
FPGA1_QSFP2_RXP[1:
4]
FPGA1_QSFP2_RXN[1:
4]
FPGA1_QSFP2_TXP[1:
4]
FPGA1_QSFP2_TXN[1:
4]
FPGA1_QSFP3_RXP[1:
4]
FPGA1_QSFP3_RXN[1:
4]
FPGA1_QSFP3_TXP[1:
4]
FPGA1_QSFP3_TXN[1:
4]
FPGA1_QSFP4_RXP[1:
4]
FPGA1_QSFP4_RXN[1:
4]
FPGA1_QSFP4_TXP[1:
4]
FPGA1_QSFP4_TXN[1:
4]
FPGA1_QSFP5_RXP[1:
4]
FPGA1_QSFP5_RXN[1:
4]
FPGA1_QSFP5_TXP[1:
4]
FPGA1_QSFP5_TXN[1:
4]
FPGA1_QSFP6_RXP[1:
4]
FPGA1_QSFP6_RXN[1:
4]
FPGA1_QSFP6_TXP[1:
4]
FPGA1_QSFP6_TXN[1:
4]
FPGA1_QSFP7_RXP[1:
4]
FPGA1_QSFP7_RXN[1:
4]
FPGA1_QSFP7_TXP[1:
4]
FPGA1_QSFP7_TXN[1:
4]
FPGA1_QSFP8_RXP[1:
4]
FPGA1_QSFP8_RXN[1:
4]
FPGA1_QSFP8_TXP[1:
4]
FPGA1_QSFP8_TXN[1:
4]
FPGA2_PCIE_RXP[1:
8]FPGA2_PCIE_RXN[1:
8]
FPGA2_PCIE_TXP[1:
8]
FPGA2_PCIE_TXN[1:
8]
FPGA2_QSFP1_RXP[1:
4]
FPGA2_QSFP1_RXN[1:
4]
FPGA2_QSFP1_TXP[1:
4]
FPGA2_QSFP1_TXN[1:
4]
FPGA2_QSFP2_RXP[1:
4]
FPGA2_QSFP2_RXN[1:
4]
FPGA2_QSFP2_TXP[1:
4]
FPGA2_QSFP2_TXN[1:
4]
FPGA2_QSFP3_RXP[1:
4]
FPGA2_QSFP3_RXN[1:
4]
FPGA2_QSFP3_TXP[1:
4]
FPGA2_QSFP3_TXN[1:
4]
FPGA2_QSFP4_RXP[1:
4]
FPGA2_QSFP4_RXN[1:
4]
FPGA2_QSFP4_TXP[1:
4]
FPGA2_QSFP4_TXN[1:
4]
FPGA2_QSFP5_RXP[1:
4]
FPGA2_QSFP5_RXN[1:
4]
FPGA2_QSFP5_TXP[1:
4]
FPGA2_QSFP5_TXN[1:
4]
FPGA2_QSFP6_RXP[1:
4]
FPGA2_QSFP6_RXN[1:
4]
FPGA2_QSFP6_TXP[1:
4]
FPGA2_QSFP6_TXN[1:
4]
FPGA2_QSFP7_RXP[1:
4]
FPGA2_QSFP7_RXN[1:
4]
FPGA2_QSFP7_TXP[1:
4]
FPGA2_QSFP7_TXN[1:
4]
FPGA2_QSFP8_RXP[1:
4]
FPGA2_QSFP8_RXN[1:
4]
FPGA2_QSFP8_TXP[1:
4]
FPGA2_QSFP8_TXN[1:
4]
差分线
目标阻抗:
100欧姆
单对差分线6.125Gbit/s
线宽：
参考板
对内间距：
参考板
对内等长误差:
2mil
对间等长误差:
100mil
对间间距：
至少4倍线宽
高速线尽量短.
GTX高速接口
2
FPGA1_GLAN_RTXP[1:
4]
FPGA1_GLAN_RTXN[1:
4]
FPGA2_GLAN_RTXP[1:
4]
FPGA2_GLAN_RTXN[1:
4]
目标阻抗:
100欧姆
1000Mbit/s
单对差分线250Mbit/s
对内等长误差：
10mil
对
升级会员 