半导体集成电路制造PIE常识.doc
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PIE
PIE
1.
何谓PIE?
PIE的主要工作是什幺?
答：
ProcessIntegrationEngineer（工艺整合工程师）,主要工作是整合各部门的资源,对工艺持续进行改善,确保产品的良率（yield）稳定良好。
2.
200mm，300mmWafer代表何意义?
答：
8吋硅片（wafer）直径为200mm,直径为300mm硅片即12吋.
3.
目前中芯国际现有的三个工厂采用多少mm的硅片（wafer）工艺？
未来北京的Fab4（四厂）采用多少mm的wafer工艺？
答：
当前1~3厂为200mm（8英寸）的wafer,工艺水平已达0.13um工艺。
未来北京厂工艺wafer将使用300mm（12英寸）。
4.
我们为何需要300mm?
答：
wafersize变大，单一wafer上的芯片数（chip）变多，单位成本降低
200→300面积增加2.25倍,芯片数目约增加2.5倍
5.
所谓的0.13um的工艺能力（technology）代表的是什幺意义？
答：
是指工厂的工艺能力可以达到0.13um的栅极线宽。
当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。
6.
从0.35um->0.25um->0.18um->0.15um->0.13um的technology改变又代表的是什幺意义？
答：
栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。
从0.35um->0.25um->0.18um->0.15um->0.13um代表着每一个阶段工艺能力的提升。
7.
一般的硅片（wafer）基材（substrate）可区分为N,P两种类型（type）,何谓N,P-typewafer?
答：
N-typewafer是指掺杂negative元素（5价电荷元素，例如：
P、As）的硅片,P-type的wafer是指掺杂positive元素（3价电荷元素,例如：
B、In）的硅片。
8.
工厂中硅片（wafer）的制造过程可分哪几个工艺过程（module）？
答：
主要有四个部分：
DIFF（扩散）、TF（薄膜）、PHOTO（光刻）、ETCH（刻蚀）。
其中DIFF又包括FURNACE（炉管）、WET（湿刻）、IMP（离子注入）、RTP（快速热处理）。
TF包括PVD（物理气相淀积）、CVD（化学气相淀积）、CMP（化学机械研磨）。
硅片的制造就是依据客户的要求，不断的在不同工艺过程（module）间重复进行的生产过程，最后再利用电性的测试，确保产品良好。
9.
一般硅片的制造常以几P几M及光罩层数（masklayer）来代表硅片工艺的时间长短，请问几P几M及光罩层数（masklayer）代表什幺意义？
答：
几P几M代表硅片的制造有几层的Poly（多晶硅）和几层的metal（金属导线）.一般0.15um的逻辑产品为1P6M（1层的Poly和6层的metal）。
而
光罩层数（masklayer）代表硅片的制造必需经过几次的PHOTO（光刻）.
10.
Wafer下线的第一道步骤是形成startoxide和zerolayer?
其中startoxide的目的是为何？
答：
①不希望有机成分的光刻胶直接碰触Si表面。
②在laser刻号过程中,亦可避免被产生的粉尘污染。
11.
为何需要zerolayer?
答：
芯片的工艺由许多不同层次堆栈而成的,各层次之间以zerolayer当做对准的基准。
12.
Lasermark是什幺用途?
WaferID又代表什幺意义?
答：
Lasermark是用来刻waferID,WaferID就如同硅片的身份证一样,一个ID代表一片硅片的身份。
13.
一般硅片的制造（waferprocess）过程包含哪些主要部分？
答：
①前段（frontend）-元器件（device）的制造过程。
②后段（backend）-金属导线的连接及护层（passivation）
14.
前段（frontend）的工艺大致可区分为那些部份?
答：
①STI的形成（定义AA区域及器件间的隔离）
②阱区离子注入（wellimplant）用以调整电性
③栅极（polygate）的形成
④源/漏极（source/drain）的形成
⑤硅化物（salicide）的形成
15.
STI是什幺的缩写?
为何需要STI?
答：
STI:
ShallowTrenchIsolation（浅沟道隔离），STI可以当做两个组件（device）间的阻隔,避免两个组件间的短路.
16.
AA是哪两个字的缩写?
简单说明AA的用途?
答：
ActiveArea,即有源区，是用来建立晶体管主体的位置所在，在其上形成源、漏和栅极。
两个AA区之间便是以STI来做隔离的。
17.
在STI的刻蚀工艺过程中，要注意哪些工艺参数？
答：
①STIetch（刻蚀）的角度；
②STIetch的深度；
③STIetch后的CD尺寸大小控制。
（CDcontrol,CD=criticaldimension）
18.
在STI的形成步骤中有一道lineroxide（线形氧化层）,lineroxide的特性功能为何？
答：
Lineroxide为1100C,120min高温炉管形成的氧化层，其功能为：
①修补进STIetch造成的基材损伤；
②将STIetch造成的etch尖角给于圆化（cornerrounding）。
圆化
角度
尺寸大小
要注意SiN的remain及HDPoxide的loss
这里的SACoxide是在SiNremove及padoxideremove后，再重新长过的oxide
19.
一般的阱区离子注入调整电性可分为那三道步骤?
功能为何？
答：
阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件电子特性，一般包含下面几道步骤：
①WellImplant：
形成N,P阱区；
②ChannelImplant：
防止源/漏极间的漏电；
③VtImplant：
调整Vt（阈值电压）。
20.
一般的离子注入层次（Implantlayer）工艺制造可分为那几道步骤?
答：
一般包含下面几道步骤：
①光刻（Photo）及图形的形成；
②离子注入调整；
③离子注入完后的ash（plasma（等离子体）清洗）
④光刻胶去除（PRstrip）
21.
Poly（多晶硅）栅极形成的步骤大致可分为那些?
答：
①Gateoxide（栅极氧化层）的沉积；
②Polyfilm的沉积及SiON（在光刻中作为抗反射层的物质）的沉积）；
③Poly图形的形成（Photo）；
④Poly及SiON的Etch；
⑤Etch完后的ash（plasma（等离子体）清洗）及光刻胶去除（PRstrip）；
⑥Poly的Re-oxidation（二次氧化）。
22.
Poly（多晶硅）栅极的刻蚀（etch）要注意哪些地方？
答：
①Poly的CD（尺寸大小控制；
②避免Gateoxie被蚀刻掉，造成基材（substrate）受损.
23.
何谓Gateoxide（栅极氧化层）?
答：
用来当器件的介电层，利用不同厚度的gateoxide,可调节栅极电压对不同器件进行开关
24.
源/漏极（source/drain）的形成步骤可分为那些?
答：
①LDD的离子注入（Implant）；
②Spacer的形成；
③N+/P+IMP高浓度源/漏极（S/D）注入及快速热处理（RTA：
RapidThermalAnneal）。
25.
LDD是什幺的缩写?
用途为何?
答：
LDD:
LightlyDopedDrain.LDD是使用较低浓度的源/漏极,以防止组件产生热载子效应的一项工艺。
26.
何谓Hotcarriereffect（热载流子效应）?
答：
在线寛小于0.5um以下时,因为源/漏极间的高浓度所产生的高电场,导致载流子在移动时被加速产生热载子效应,此热载子效应会对gateoxide造成破坏,造成组件损伤。
27.
何谓Spacer?
Spacer蚀刻时要注意哪些地方？
答：
在栅极（Poly）的两旁用dielectric（介电质）形成的侧壁，主要由Ox/SiN/Ox组成。
蚀刻spacer时要注意其CD大小，profile（剖面轮廓），及remainoxide（残留氧化层的厚度）
28.
Spacer的主要功能?
答：
①使高浓度的源/漏极与栅极间产生一段LDD区域;
②作为ContactEtch时栅极的保护层。
29.
为何在离子注入后,需要热处理（ThermalAnneal）的工艺?
答：
①为恢复经离子注入后造成的芯片表面损伤;
②使注入离子扩散至适当的深度;
③使注入离子移动到适当的晶格位置。
30.
SAB是什幺的缩写?
目的为何？
答：
SAB：
Salicideblock,用于保护硅片表面，在RPO（ResistProtectOxide）的保护下硅片不与其它Ti,Co形成硅化物（salicide）
31.
简单说明SAB工艺的流层中要注意哪些?
答：
①SAB光刻后（photo），刻蚀后（etch）的图案（特别是小块区域）。
要确定有完整的包覆（block）住必需被包覆（block）的地方。
②remainoxide（残留氧化层的厚度）。
32.
何谓硅化物（salicide）?
答：
Si与Ti或Co形成TiSix或CoSix,一般来说是用来降低接触电阻值（Rs,Rc）。
33.
硅化物（salicide）的形成步骤主要可分为哪些?
答：
①Co（或Ti）+TiN的沉积；
②第一次RTA（快速热处理）来形成Salicide。
③将未反应的Co（Ti）以化学酸去除。
④第二次RTA（用来形成Ti的晶相转化,降低其阻值）。
34.
MOS器件的主要特性是什幺？
答：
它主要是通过栅极电压（Vg）来控制源，漏极（S/D）之间电流，实现其开关特性。
35.
我们一般用哪些参数来评价device的特性？
答：
主要有Idsat、Ioff、Vt、Vbk（breakdown）、Rs、Rc；一般要求Idsat、Vbk（breakdown）值尽量大，Ioff、Rc尽量小，Vt、Rs尽量接近设计值.
36.
什幺是Idsat?
Idsat代表什幺意义？
答：
饱和电流。
也就是在栅压（Vg）一定时，源/漏（Source/Drain）之间流动的最大电流.
37.
在工艺制作过程中哪些工艺可以影响到Idsat?
答：
PolyCD（多晶硅尺寸）、GateoxideThk（栅氧化层厚度）、AA（有源区）宽度、Vtimp.条件、LDDimp.条件、N+/P+imp.条件。
38.
什幺是Vt?
Vt代表什幺意义？
答：
阈值电压（ThresholdVoltage），就是产生强反转所需的最小电压。
当栅极电压Vg39.
在工艺制作过程中哪些工艺可以影响到Vt?
答：
PolyCD、GateoxideThk.（栅氧化层厚度）、AA（有源区）宽度及Vtimp.条件。
40.
什幺是Ioff?
Ioff小有什幺好处
答：
关态电流，Vg=0时的源、漏级之间的电流，一般要求此电流值越小越好。
Ioff越小,表示栅极的控制能力愈好,可以避免不必要的漏电流（省电）。
41.
什幺是devicebreakdownvoltage?
答：
指崩溃电压（击穿电压），在Vg=Vs=0时，Vd所能承受的最大电压，当Vd大于此电压时，源、漏之间形成导电沟道而不受栅压的影响。
在器件越做越小的情况下，这种情形会将会越来越严重。
42.
何谓ILD?
IMD?
其目的为何？
答：
ILD：
InterLayerDielectric,是用来做device与第一层metal的隔离（isolation），而IMD：
InterMetalDielectric，是用来做metal与metal的隔离（isolation）.要注意ILD及IMD在CMP后的厚度控制。
IMD
Metal-1
CT
43.
一般介电层ILD的形成由那些层次组成？
答：
①SiON层沉积（用来避免上层B,P渗入器件）；
②BPSG（掺有硼、磷的硅玻璃）层沉积；
③PETEOS（等离子体增强正硅酸乙脂）层沉积；
最后再经ILDOxideCMP（SiO2的化学机械研磨）来做平坦化。
44.
一般介电层IMD的形成由那些层次组成？
答：
①SRO层沉积（用来避免上层的氟离子往下渗入器件）；
②HDP-FSG（掺有氟离子的硅玻璃）层沉积;
③PE-FSG（等离子体增强,掺有氟离子的硅玻璃）层沉积；
使用FSG的目的是用来降低dielectrick值,减低金属层间的寄生电容。
最后再经IMDOxideCMP（SiO2的化学机械研磨）来做平坦化。
45.
简单说明Contact（CT）的形成步骤有那些?
答：
Contact是指器件与金属线连接部分，分布在poly、AA上。
①Contact的Photo（光刻）；
②Contact的Etch及光刻胶去除（ash&PRstrip）；
③Gluelayer（粘合层）的沉积；
④CVDW（钨）的沉积
⑤W-CMP。
46.
Gluelayer（粘合层）的沉积所处的位置、成分、薄膜沉积方法是什幺？
答：
因为W较难附着在Salicide上,所以必须先沉积只Gluelayer再沉积W
Gluelayer是为了增强粘合性而加入的一层。
主要在salicide与W（CT）、W（VIA）与metal之间,其成分为Ti和TiN,分别采用PVD和CVD方式制作。
47.
为何各金属层之间的连接大多都是采用CVD的W-plug（钨插塞）?
答：
①因为W有较低的电阻；
②W有较佳的stepcoverage（阶梯覆盖能力）。
48.
一般金属层（metallayer）的形成工艺是采用哪种方式?
大致可分为那些步骤?
答：
①PVD（物理气相淀积）Metalfilm沉积
②光刻（Photo）及图形的形成；
③Metalfilmetch及plasma（等离子体）清洗（此步驺为连序工艺，在同一个机台内完成，其目的在避免金属腐蚀）
④Solvent光刻胶去除。
49.
Topmetal和intermetal的厚度，线宽有何不同?
答：
Topmetal通常要比intermetal厚得多，0.18um工艺中intermetal为4KA,而topmetal要8KA.主要是因为topmetal直接与外部电路相接，所承受负载较大。
一般topmetal的线宽也比intermetal宽些。
50.
在量测Contact/Via（是指metal与metal之间的连接）的接触窗开的好不好时,我们是利用什幺电性参数来得知的?
答：
通过Contact或Via的Rc值，Rc值越高，代表接触窗的电阻越大,一般来说我们希望Rc是越小越好的。
51.
什幺是Rc?
Rc代表什幺意义？
答：
接触窗电阻，具体指金属和半导体（contact）或金属和金属（via），在相接触时在节处所形成的电阻，一般要求此电阻越小越好。
52.
影响Contact（CT）Rc的主要原因可能有哪些?
答：
①ILDCMP的厚度是否异常；
②CT的CD大小；
③CT的刻蚀过程是否正常；
④接触底材的质量或浓度（Salicide，non-salicide）；
⑤CT的gluelayer（粘合层）形成；
⑥CT的W-plug。
53.
在量测Poly/metal导线的特性时,是利用什幺电性参数得知?
答：
可由电性量测所得的spacing&Rs值来表现导线是否异常。
54.
什幺是spacing?
如何量测?
答：
在电性测量中，给一条线（polyormetal）加一定电压，测量与此线相邻但不相交的另外一线的电流，此电流越小越好。
当电流偏大时代表导线间可能发生短路的现象。
55.
什幺是Rs?
答：
片电阻（单位面积、单位长度的电阻），用来量测导线的导电情况如何。
一般可以量测的为AA（N+,P+）,poly&metal.
56.
影响Rs有那些工艺?
答：
①导线line（AA,poly&metal）的尺寸大小。
（CD=criticaldimension）
②导线line（poly&metal）的厚度。
③导线line（AA,poly&metal）的本身电导性。
（在AA,polyline时可能为注入离子的剂量有关）
57.
一般护层的结构是由哪三层组成?
答：
①HDPOxide（高浓度等离子体二氧化硅）
②SROOxide（Siliconrichoxygen富氧二氧化硅）
③SiNOxide
58.
护层的功能是什幺?
答：
使用oxide或SiN层,用来保护下层的线路，以避免与外界的水汽、空气相接触而造成电路损害。
59.
Alloy的目的为何?
答：
①Release各层间的stress（应力），形成良好的层与层之间的接触面
②降低层与层接触面之间的电阻。
60.
工艺流程结束后有一步骤为WAT，其目的为何?
答：
WAT（waferacceptancetest）,是在工艺流程结束后对芯片做的电性测量，用来检验各段工艺流程是否符合标准。
（前段所讲电学参数Idsat,Ioff,Vt,Vbk（breakdown）,Rs,Rc就是在此步骤完成）
61.
WAT电性测试的主要项目有那些?
答：
①器件特性测试；
②Contactresistant（Rc）；
③Sheetresistant（Rs）；
④Breakdowntest；
⑤电容测试；
⑥Isolation（spacingtest）。
62.
什么是WATWatch系统?
它有什么功能?
答：
Watch系统提供PIE工程师一个工具,来针对不同WAT测试项目,设置不同的栏住产品及发出Warning警告标准,能使PIE工程师早期发现工艺上的问题。
63.
什么是PCMSPEC?
答：
PCM（Processcontrolmonitor）SPEC广义而言是指芯片制造过程中所有工艺量测项目的规格,狭义而言则是指WAT测试参数的规格。
64.
当WAT量测到异常是要如何处理?
答：
①查看WAT机台是否异常,若有则重测之
②利用手动机台Doubleconfirm
③检查产品是在工艺流程制作上是否有异常记录
④切片检查
65.
什么是EN?
EN有何功能或用途?
答：
由CE发出,详记关于某一产品的相关信息（包括TechnologyID,ReticleandsomesplitconditionETC….）或是客户要求的事项（包括HOLD,Split,Bank,Runtocomplete,Package….）,根据EN提供信息我们才可以建立Processflow及处理此产品的相关动作。
66.
PIE工程师每天来公司需要Check哪些项目（开门五件事）?
答：
①CheckMES系统,察看自己Lot情况
②处理inlineholdlot.（defect,process,WAT）
③分析汇总相关产品inline数据.（rawdata&SPC）
④分析汇总相关产品CPtest结果
⑤参加晨会,汇报相关产品信息
67.
WAT工程师每天来公司需要Check哪些项目（开门五件事）?
答：
①检查WAT机台Status
②检查及处理WATholdlot
③检查前一天的retestwafer及量测是否有异常
④是否有新产品要到WAT
⑤交接事项
68.
BR工程师每天来公司需要Check哪些项目（开门五件事）?
答：
①Passdown
②Reviewurgentcasestatus
③CheckMESissueswhichreportedbymoduleandline
④Reviewdocumentation
⑤Reviewtaskstatus
69.
ROM是什幺的缩写?
答：
ROM:
Readonlymemory唯读存储器
70.
何谓YE?
答：
YieldEnhancement良率改善
71.
YE在FAB中所扮演的角色？
答：
针对工艺中产生缺陷的成因进行追踪，数据收集与分析，改善评估等工作。
进而与相关工程部门工程师合作提出改善方案并作效果评估。
72.
YE工程师的主要任务？
答：
①降低突发性异常状况。
（Excursionreduction）
②改善常态性缺陷状况。
（Baselinedefectimprovement）
73.
如何reduceexcursion?
答：
有效监控各生产机台及工艺上的缺陷现况,defectlevel异常升高时迅速予以查明，并协助异常排除与防止再发。
74.
如何improvebaselinedefect?
答：
藉由分析产品失效或线上缺陷监控等资料，而发掘重点改善目标。
持续不断推动机台与工艺缺陷改善活动，降低defectlevel使产品良率于稳定中不断提升
75.
YE工程师的主要工作内容？
答：
①负责生产过程中异常缺陷事故的追查分析及改善工作的调查与推动。
②评估并建立各项缺陷监控（monitor）与分析系统。
③开发并建立有效率的缺陷工程系统，提升缺陷分析与改善的能力。
④协助module建立off-linedefectmonitorsystem,以有效反应生产机台状况。
76.
何谓Defect?
答：
Wafer上存在的有形污染与不完美，包括
①Wafer上的物理性异物（如：
微尘，工艺残留物，不正常反应生成物）。
②化学性污染（如：
残留化学药品，有机溶剂）。
③图案缺陷（如：
Photo或etch造成的异常成象，机械性刮伤变形，厚度不均匀造成的颜色异常）。
④Wafer本身或制造过程中引起的晶格缺陷。
77.
Defect的来源？
答：
①素材本身：
包括wafer,气体，纯水，化学药品。
②外在环境：
包含洁净室，传送系统与程序。
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