UART串口通信实验报告.docx
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UART串口通信实验报告
实验四UART串口通信
学院：
研究生院学号：
1400030034姓名：
张秋明
一、实验目的及要求
设计一个UART串口通信协议，实现“串<-->并”转换功能的电路，也就是“通用异步收发器”。
二、实验原理
UART是一种通用串行数据总线，用于异步通信。
该总线双向通信，可以实现全双工传输和接收。
在嵌入式设计中，UART用来主机与辅助设备通信，如汽车音响与外接AP之间的通信，与PC机通信包括与监控调试器和其它器件，如EEPROM通信。
UART作为异步串口通信协议的一种，工作原理是将传输数据的每个字符一位接一位地传输。
其中各位的意义如下：
起始位：
先发出一个逻辑”0的信号，表示传输字符的开始。
资料位：
紧接着起始位之后。
资料位的个数可以是4、5、6、7、8等，构成
一个字符。
通常采用ASCII码。
从最低位开始传送，靠时钟定位。
奇偶校验位：
资料位加上这一位后，使得“1的位数应为偶数（偶校验）或奇数（奇校验），以此来校验资料传送的正确性。
停止位：
它是一个字符数据的结束标志。
可以是1位、1.5位、2位的高电
平。
由于数据是在传输线上定时的，并且每一个设备有其自己的时钟，很可能在通信中两台设备间出现了小小的不同步。
因此停止位不仅仅是表示传输的结束，并且提供计算机校正时钟同步的机会。
适用于停止位的位数越多，不同时钟同步的容忍程度越大，但是数据传输率同时也越慢。
空闲位：
处于逻辑“1状态，表示当前线路上没有资料传送。
波特率：
是衡量资料传送速率的指标。
表示每秒钟传送的符号数（symbol）。
一个符号代表的信息量（比特数）与符号的阶数有关。
例如资料传送速率为120
字符/秒，传输使用256阶符号，每个符号代表8bit，则波特率就是120baud,比特率是120*8=960bit/s。
这两者的概念很容易搞错。
三、实现程序
libraryieee;
useieee.std」ogic_1164.all;
enduart;architecturebehavofuartis
--系统时钟
--复位信号
--RS232接收数据信号
--此时clk_bps的
--接收到数据后,
componentuart_rxport（clk:
instd_logic;rst_n:
instd_logic;rs232_rx:
instd_logic;clk_bps:
instd_logic;
高电平为接收数据的采样点
bps_start:
outstd」ogic;波特率时钟启动置位
rx_data:
outstd」ogic_vector（7downto0）;--接收数据寄存
器，保存直至下一个数据来到
rx_int:
outstd」ogic
中断信号，接收数据期间时钟为高电平，传送给串口发送endcomponent;
componentspeed_selectport（clk:
instd_logic;rst_n:
instd_logic;clk_bps:
outstd_logic;
的高电平为接收或者发送数据位的中间采样点一
bps_start:
instd_logic后，波特率时钟启动信号置位）;
endcomponent;
componentuart_txport（clk:
instd_logic;
rst_n:
instd_logic;rs232_tx:
outstd_logic;clk_bps:
instd_logic;
的高电平为接收数据的采样点一一
--接收数据
）;
--系统时钟
--复位信号
--此时clk_bps
--接收数据
--系统时钟
--复位信号
--RS232接收数据信号
--此时clk_bps
--接收到数
bps_start:
outstd」ogic;
据后，波特率时钟启动置位一一
rx_data:
instd」ogic_vector（7downto0）;--接收数
据寄存器，保存直至下一个数据来到
rx_int:
instd」ogic--接收数据
中断信号，接收数据期间时钟为高电平，一传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8
位数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去）;
endcomponent;
signalbps_start_1:
std_logic;
signalbps_start_2:
std_logic;
signalclk_bps_1:
std_logic;
signalclk_bps_2:
std_logic;
signalrx_data:
std」ogic_vector（7downto0）;signalrx_int:
std_logic;
begin
RX_TOP:
uart_rxportmap（clk=>clk,
rst_n=>rst_n,rs232_rx=>rs232_rx,clk_bps=>clk_bps_1,bps_start=>bps_start_1,rx_data=>rx_data,rx_int=>rx_int
厂一
SPEED_TOP_RX:
speed_selectportmap（clk=>clk,rst_n=>rst_n,clk_bps=>clk_bps_1,bps_start=>bps_start_1）;
TX_TOP:
uart_txportmap（clk=>clk,--系统时钟
rst_n=>rst_n,--复位信号
rs232_tx=>rs232_tx,--RS232发送数据信号
clk_bps=>clk_bps_2,--此时clk_bps
的高电平为发送数据的采样点一一一一
bps_start=>bps_start_2,--接收到数据
后，波特率时钟启动置位一一—
rx_data=>rx_data,--接收数据寄
存器，保存直至下一个数据来到
rx_int=>rx_int--接收数据中
断信号，接收数据期间时钟为高电平，：
专送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位
数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去）；
SPEED_TOP_TX:
speed_selectportmap（clk=>clk,
rst_n=>rst_n,
clk_bps=>clk_bps_2,bps_start=>bps_start_2
）;
endbehav;
3个子模块
异步接收模块libraryieee;
--系统时钟
--复位信号
--RS232接收数据信号
--此时clk_bps的高电平
--接收到数据后，波特率
useieee.std」ogic_1164.all;useieee.std_logic_unsigned.all;entityuart_rxis
port（clk:
instd_logic;rst_n:
instd_logic;rs232_rx:
instd_logic;clk_bps:
instd_logic;
为接收数据的采样点一
bps_start:
outstd」ogic;时钟启动置位
rx_data:
outstd_logic_vector（7downto0）;--接收数据寄存器，保存直至
下一个数据来到
rx_int:
outstd_logic--接收数据中断信号，接
收数据期间时钟为高电平，传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去）;
enduart_rx;
architecturebehavofuart_rxis
signal
signal
signal
signal
signal
signal
signal
signal
存器，保存直至下-
rs232_rx0:
std_logic;
rs232_rx1:
std_logic;
rs232_rx2:
std」ogic;
rs232_rx3:
std_logic;
neg_rs232_rx:
std」ogic;
bps_start_r:
std_logic;
num:
integer;
rx_data_r:
std」ogic_vector（7downto0）;--串口接收数据奇
」个数据到来
begin
process（clk,rst_n）
begin
if（rst_n='0'）then
rs232_rx0<='0';
rs232_rx1<='0';
rs232_rx2<='0';
rs232_rx3<='0';
else
if（rising_edge（clk））then
rs232_rx0<=rs232_rx;
rs232_rx1<=rs232_rx0;
rs232_rx2<=rs232_rx1;
rs232_rx3<=rs232_rx2;
endif;
endif;
neg_rs232_rx<=rs232_rx3andrs232_rx2andnot（rs232_rx1）andnot（rs232_rx0）;
endprocess;
process（clk,rst_n）
begin
if（rst_n='0'）then
bps_start_r<='0';
rx_int<='0';
else
if（rising_edge（clk））thenif（neg_rs232_rx='1'）then--接收到串口数据线rs232_rx
的下降沿标志信号一—一
bps_start_r<='1';--启动串口准备数据接收
rx」nt<='1';--接收数据中断信号使能
丿111、
信号
elseif（（num=15）and（clk_bps='1'））then--接收完有用数据信
bps_start_r<='0';--数据接收完毕，释放波特率启动
rx」nt<='0';--接收数据中断信号关闭
endif;
endif;
endif;
endif;
bps_start<=bps_start_r;
endprocess;
process（clk,rst_n）
begin
if（rst_n='0'）thenrx_data_r<="00000000";rx_data<="00000000";num<=0;
else
if（rising_edge（clk））thenif（clk_bps='1'）thennum<=num+1;casenumis
when1=>rx_data_r（0）v=rs232_rx;--锁存第Obitwhen2=>rx_data_r
（1）<=rs232_rx;--锁存第Obitwhen3=>rx_data_r
（2）v=rs232_rx;--锁存第Obitwhen4=>rx_data_r（3）v=rs232_rx;--锁存第Obitwhen5=>rx_data_r⑷v=rs232_rx;--锁存第Obitwhen6=>rx_data_r（5）v=rs232_rx;--锁存第Obitwhen7=>rx_data_r（6）v=rs232_rx;--锁存第Obitwhen8=>rx_data_r（7）v=rs232_rx;--锁存第Obitwhen1O=>rx_data<=rx_data_r;
when11=>num<=15;whenothers=>null;
endcase;if（num=15）thennum<=0;
endif;
endif;
endif;
endif;
endprocess;
endbehav;
波特率控制模块libraryieee;
useieee.std_logic_1164.all;
useieee.std」ogic_arith.all;
useieee.std_logic_unsigned.all;entityspeed_selectis
port（clk:
instd_logic;rst_n:
instd_logic;clk_bps:
outstd_logic;
接收或者发送数据位的中间采样点
bps_start:
instd_logic
钟启动信号置位或者开始发送数据时，波特率时钟启动信号置位）;
endspeed_select;
architecturebehavofspeed_selectis
signalcnt:
std」ogic_vector（12downto0）;signalclk_bps_r:
std_logic;
constantBPS_PARA:
integer:
=5207;
constantBPS_PARA_2:
integer:
=2603;
begin
process（clk,rst_n）
begin
if（rst_n='O'）then
cnt<="0000000000000";
else
if（rising_edge（clk））then
if（（cnt=BPS_PARA）or（bps_start='0'））then
cnt<="0000000000000";--波特率计数器清零else
cnt<=cnt+'1';--波特率时钟计数启动
endif;
endif;
endif;
endprocess;
process（clk,rst_n）
begin
if（rst_n='0'）then
clk_bps_r<='0';
else
if（rising_edge（clk））then
if（cnt=BPS_PARA_2）thenclk_bps_r<='1';--clk_bps_r高电平为接收数据位的中间采样点，同时也作为发送数据的数据改变点一一
else
clk_bps_r<='0';--波特率计数器清零endif;
endif;
endif;
clk_bps<=clk_bps_r;
endprocess;
endbehav;
异步发送模块
libraryieee;
useieee.std」ogic_1164.all;
useieee.std_logic_unsigned.all;
rx_int:
instd」ogic
收数据期间时钟为高电平，传送给串口发送模块,时候，发送模块不工作，避免了一个完整的数据（
位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去）;
enduart_tx;
architecturebehavofuart_txis
signalrx」nt0:
std」ogic;
signalrx_int1:
std」ogic;
signalrx」nt2:
std」ogic;
signalneg_rx_int:
std_logic;
signalbps_start_r:
std_logic;
signalnum:
integer;
signaltx_data:
std_logic_vector（7downto0）;--串口接收数据寄存
器，保存直至下一个数据到来
begin
process（clk,rst_n）
begin
if（rst_n='O'）then
rx_int0<='0';
rx_int1<='0';
rx_int2<='0';else
if（rising_edge（clk））thenrx_int0<=rx_int;rx_int1<=rx_int0;rx_int2<=rx_int1;
endif;
endif;
neg_rx_int<=not（rx_int1）and（rx_int2）;endprocess;
process（clk,rst_n）
begin
if（rst_n='O'）then
bps_start_r<='O';tx_data<="00000000";else
--接收到串口数据线rs232_rx的下
if（rising_edge（clk））thenif（neg_rx_int='1'）then
降沿标志信号
bps_start_r<='1';--启动串口准备数据接收
tx_data<=rx_data;--接收数据中断信号使能
elseif（（num=15）and（clk_bps='1'））then--接收完有用数据信
bps_start_r<='0';--数据接收完毕，释放波特率启动
信号
endif;
endif;
endif;
endif;
bps_start<=bps_start_r;
endprocess;
process（clk,rst_n）
begin
if（rst_n='0'）thenrs232_tx<='1';
num<=0;
else
if（rising_edge（clk））then
if（clk_bps='1'）then
num<=num+1;
casenumis
when1=>rs232_tx<='0';
when2=>rs232_tx<=tx_data（0）;--发送第1bit
when3=>rs232_tx<=tx_data
（1）;--发送第2bit
when4=>rs232_tx<=tx_data
（2）;--发送第3bit
when5=>rs232_tx<=tx_data（3）;--发送第4bit
when6=>rs232_tx<=tx_data⑷;--发送第5bit
when7=>rs232_tx<=tx_data（5）;--发送第6bit
when8=>rs232_tx<=tx_data（6）;--发送第7bit
when9=>rs232_tx<=tx_data（7）;--发送第8bit
when10=>rs232_tx<='1';
when11=>num<=15;
whenothers=>null;
endcase;if（num=15）thennum<=0;
endif;
endif;
endif;
endif;
endprocess;
endbehav;
四、实验步骤
1、建立新工程UART，选择芯片，型号为cycloneiiEP2C35F484C&
2、建立源文件，输入程序代码。
3、综合，编译。
4、进行管教分配，分配截图如下
X皿］tEdXJ
Fier
畑
Dratim
Lo如
］啊
1紙何
*d_
KU1
:
hun阳胡
:
讥
3
3
TH
3
E5VI
■
+
3
B3U
13"Juni（（Efajfl
5
5、把程序下载到板子，打开串口调试助手，进行实验。
五、实验结果
程序下载成功后，在串口调试助手界面中，串口设置为COM1，波特率设为9600,数据位设为8,然后在发送栏输入2个16进制的数据，点发送后，会在数据接收栏收到这两个数据。
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