数字电路实验 计数器的设计.docx
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数字电路实验计数器的设计
数字电路与逻辑设计实验报告
实验七计数器的设计
姓名：
黄文轩
学号：
17310031
班级：
光电一班
一、实验目的
熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。
二、实验器件
1.数字电路实验箱、数字万用表、示波器。
2.虚拟器件:
74LS73，74LS00,74LS08,74LS20
三、实验预习
1.复习时序逻辑电路设计方法
1根据设计要求获得真值表
2画出卡诺图或使用其他方式确定状态转换的规律
3求出各触发器的驱动方程
4根据已有方程画出电路图。
2.按实验内容设计逻辑电路画出逻辑图
Ⅰ、16进制异步计数器的设计
异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级触发器从1变化到0都使得后一级触发器反转，即引发进位操作。
画出由J-K触发器组成的异步计数器电路如下图所示：
使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，以及时钟信号。
：
可以看出电路正常执行16进制计数器的功能。
Ⅱ、16进制同步计数器的设计
较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。
因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件（前几位触发器输出都为1）则使JK为1，发生反转实现进位。
画出由J-K触发器和门电路组成的同步计数器电路如下图所示
使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。
：
可以看出电路正常执行16进制计数器的功能，且每到15就输出进位信号，我们可以判断电路正确。
Ⅲ、使用JK触发器模仿74LS194功能，实现可以左移和右移的寄存器。
使用触发器和门电路实现74LS194的功能，可以由以下电路图得到：
（图中JK触发器与反相器共同构建D触发器）
由于实验箱器件数目的限制，我们只能实现有左移和右移功能的寄存器。
考虑移位时，每到时钟脉冲边沿，每个D触发器可以送出自己现有的存储信息，并接受一个来自J输入端的信号。
我们只需把一定逻辑运算后的信号按需求接至每个D触发器的输入端，比如对于双向移位寄存器，我们有：
D0=S*DIR+——S*Q1;D1=S*Q0+——S*Q2;
D2=S*Q1+——S*Q3;D3=S*Q2+——S*DIL;
画出电路图如下图所示
使用S=1的右移功能，DIR为1KHZ时钟脉冲时，仿真波形如下图所示：
左移时，波形如下图所示：
可以看出电路实现了双向移位寄存器的功能，可以判断电路设计正确。
Ⅳ设计计数范围为01~12的特殊计数器，使用JK触发器和门电路实现
对该电路我有两种设计方案
使用JK触发器的CLR清零端，在从12（1100）跃变到01（0001）的过程中，我们只需要读取一个达成跃变的条件信号，并以此为标准置零JK3、JK2、JK1三个触发器，就能让输出信号在0001和1100间循环。
容易看出这个条件信号为1101，我们使用一个与非门把Q3、Q2、Q0做与非运算，并将其接在前三个触发器的清零端即可。
画出电路图如下图所示
使用Multisim仿真验证电路正确性，图中从上到下依次是Q0、Q1、Q2、Q3和时钟信号。
按照标准的时序逻辑电路设计过程，得到各触发器的驱动方程并以此设计电路。
对本电路，我们很容易得到J0=K0=1，J1=K1=Q0，J2=K2=（Q1andQ0）or（Q3andQ2），J3=K3=（Q2andQ1andQ0）or（Q3andQ2）.根据上式使用门电路画出电路图如下：
使用Multisim仿真验证电路正确性，图中从上到下依次是Q0、Q1、Q2、Q3和时钟信号。
四、实验内容
1、实验目的
1用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出的波形。
2用JK触发器设计一个16进制同步计数器,用逻辑分析仪观察CP和各输出的波形。
3用J-K触发器和门电路设计一个具有置零，保持，左移，右移，并行送数功能（详见实验四表二）的二进制四位计数器模仿74LS194功能。
（注:
在实验箱上可只实现左移或右移功能，在proteus软件上可实现对五个功能的综合实现）
④用JK触发器和门电路设计一个特殊的12进制同步计数器，其十进制的状态转换图为:
01-02-03-04-05-06-07-08-09-10-11-12
2、设计过程
①串联四个JK触发器的Q输出和CLK时钟输入，J、K端接1，——C——L——R清零端接1，时钟信号接在第一个触发器的CLK输入端。
将Q0、Q1、Q2、Q3与示波器探头相连观察输出。
②将时钟信号并联在四个触发器的CLK输入端，——C——L——R清零端接1，J0、K0接1，J1、K1与Q0相连，Q1andQ0通过与门和J2、K2相连，Q2andQ1andQ0通过与门和J3、K3相连。
将Q0、Q1、Q2、Q3与示波器探头相连观察输出波形。
③受到实验箱期间数目和种类的限制，实验中将分开实现左移和右移的寄存器电路。
首先将四个JK触发器借助反相器改造为D触发器，如下所示：
其中左移电路为：
D0=DIR;D1=Q0;D2=Q1;D3=Q2;
右移电路为：
D0=Q1;D1=Q2;D2=Q3;D3=DIL;
④使用清零端得到的电路满足
CLR0=1；
CLR1=CLR2=CLR3=not（Q3andQ2andQ0）
使用触发器时序逻辑得到的电路满足
J0=K0=1
J1=K1=Q0
J2=K2=（Q1andQ0）or（Q3andQ2）
J3=K3=（Q2andQ1andQ0）or（Q3andQ2）
测试过程
①实验接线图和实验波形图：
（有效的波形从上到下依次为时钟信号、Q3、Q2、Q1、Q0）
可以看出串联的4个触发器实现了异步计数的功能，计数到15后跃变回0
2实验接线图和实验波形图：
（有效的波形从上到下依次为时钟信号、Q3、Q2、Q1、Q0）
可以看出时钟信号并联的4个触发器实现了同步计数的功能，计数到15后跃变回0
3实验接线图和实验波形图：
分为左移和右移两次记录实验结果
右移||实验接线图：
右移||使用LED灯和手动脉冲进行静态测试：
我们预置Q0=0，Q1=Q2=Q3=1，逐次施加单次脉冲，将Q0、Q1、Q2、Q3从左到右接在LED灯上，得到的LED灯变化如下图所示：
容易看出，左移状态下，信号实现了0111->1011->1101->1110的转变，实行了正常的右移寄存器功能。
右移||使用脉冲信号实现动态测试：
使用74LS197生成周期分别为T、4T的两个时钟脉冲，以T周期的信号为右移的时钟脉冲，4T周期的信号为右移信号输入DIR。
图中四个波形依次为Q0、Q1、Q2、Q3.。
可以看见，4个信号都为4T周期的时钟信号，计数器实现了正常的右移功能，相邻两个信号的时差为T，说明T周期的时钟信号每次到达下降沿就让寄存器整体右移。
左移||实验接线图：
左移||使用LED灯和手动脉冲进行静态测试：
我们预置Q3=0，Q0=Q1=Q2=1并施加单次脉冲，得到的LED灯变化如下图所示：
左移状态下，信号实现了1110->1101->1011->0111的转变，实行了正常的左移寄存器功能。
右移||使用脉冲信号实现动态测试：
同样用T、4T的两个时钟脉冲作为时钟脉冲和左移信号输入DIL。
图中四个波形依次为Q0、Q1、Q2、Q3.。
可以看见，4个信号都为4T周期的时钟信号，计数器实现了正常的左移功能：
4本实验考虑到使用JK触发器的清零需要Q跳变到13时才能激活，可能存在一定不稳定性，正式实验时我采用了预习中的第二种设计方法，来保证波形的稳定性。
预习时我们没有使用标准的卡诺图方法来验证，我们这里画出卡诺图检验其正确性
我们使用如上的Python代码生成卡诺图，得到的卡诺图如下，
其横坐标从左到右依次为:
——Q——1*——Q——0、——Q——1*Q0、Q1*Q0、Q1*——Q——0；
其纵坐标从上到下依次为:
——Q——3*——Q——2、——Q——3*Q2、Q3*Q2、Q3*——Q——2；
J0=1；K0=1;
J1=Q0;K0=Q0;
J2=Q1*Q0;K0=Q3*Q2;
J3=Q0*Q1*Q2;K3=Q2;
可以看出，我们设计电路使用的J0=K0=1，J1=K1=Q0，J2=K2=（Q1andQ0）or（Q3andQ2），J3=K3=（Q2andQ1andQ0）or（Q3andQ2）可以覆盖卡诺图中所有的1，绕过所有的0，证明了其正确性。
这也提醒我们，设计JK触发器输入端的组合逻辑方法不止一种，可以根据现有器件和操作难度进行灵活调整。
比如本实验不完全按照卡诺图化简，反而使用了更少的门电路。
实验接线图：
实验波形图：
容易看出波形从01计数到12后又跳转回01，不断重复该周期。
五、总结
①本实验使用JK触发器和实现了时序逻辑电路，我对时序逻辑电路的几种设计方法——代数法、卡诺图法、仿真法和实验法——有了更深刻的认识。
2在模拟和实际接线过程中，有时某些地方会用到重复的逻辑代数，这时我们不需要重复接线，只需要从已经接好的位置引出一条即可。
3实验出现差错时，应尽量画出目标电路的真值表，并把实际波形与之比较，逐步查错。
4卡诺图和逻辑表达式的获取和化简较为繁琐，可以借助程序设计语言自动完成。
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