cadence菜单.docx
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cadence菜单
第一部分ConceptHDL第二部分Allegro
ConceptHDL
菜单栏
文件、编辑、察看、器件、连线、文本、模块、组、显示、PSpice、工具、窗口、帮助
1．文件菜单
原菜单
中文菜单
说明
新建
打开
关闭
保存
另存为
保存所有
保存层
转换
恢复
移动
编辑页和符号
下一层菜单见下表
编辑层
同上
返回
改变组件
设置启动的工具
察看搜索栈
物理输出
进行封装并输出
物理输入
从Allegro导入
IFF输入
导入IFF文件
打印设置
打印预览
打印输出
可输出原理图
退出
注：
若菜单中的说明项为空，则表示不不需要说明或说明项与中文菜单相似。
以下相同。
下一页
前一页
转向
加入新页
下一层
上一层
2．编辑菜单
撤销
重做
移动
复制
复制所有
重复复制
排列
删除
颜色
分割
镜像
翻转
旋转
模块顺序
画弧
画圆
3．察看菜单
放大矩形范围
放大到满屏
放大
缩小
按比例放大
上移
下移
左移
右移
预览
网格设定
状态条
错误信息条
控制窗口
数据栏
工具栏
4．器件菜单
添加器件
替换器件
改变版本
可改变器件符号的显示类型
修改
部分
可设置器件在封装中的位置
交换针脚
删除
5．连线菜单
连线
需要从一点画到另一点
连线
点击两点自动连线
添加信号名
添加总线名
连结总线
设定总线参数
画点
连线加粗
连线减细
设置连线的图案
6．文本菜单
特性设置
习惯设置
器件赋值
可对电阻电容等进行赋值
理性文本
设置端点的名称
添加注释
打开文本文档
设置字体大小
放大
缩小
交换
重新连结
特性显示
下一层菜单如下
显示名称
显示值
两样都显示
不可见
7．模块菜单
添加
重命名
扩展
连线
连线
添加针脚
重命名针
删除针脚
移动针脚
输入针脚
输出针脚
双向针脚
8．组菜单
创建组
下一层菜单在下表
设定当前组
显示组的内容
移动
复制
复制全部
设置复制个数
设置文字大小
改变注释
删除
设定颜色
激活
器件
特性显示
矩形框内创建为一组
多边形框内创建为一组
用表达式创建
下一个
在组中去除一个器件
在组中添加一个器件
替换
改变显示版本
删除
修改
显示名称
显示值
两样都显示
不可见
9．显示菜单
激活
去激活
联系
显示信号名和文本与器件的连结关系
颜色
器件信息
连结
显示点的坐标
点击一点
显示目录
显示距离
点击两点，在下方状态栏显示
显示历史信息
设置快捷键
显示修改信息
显示线网信息
点击线网
显示端点
针脚
显示所有的针脚
针脚名
显示点击的器件的针脚名
显示特性
显示所有器件的针脚信息
返回
显示字体尺寸
在下方状态栏显示
10．Pspice菜单
创建仿真文件
编辑仿真文件
删除仿真文件
检查
生成网表
查看网表
运行
查看结果
编辑模型
编辑激励
仿真多重文件
模拟数据
11．工具菜单
扩展设计
取消扩展
当前编辑
全局查找
查找某一个器件
全局导航
可查出某个器件属于哪个库
限制管理器
检查
进行错误检查
显示错误
显示错误及告警信息
运行script文件
反标
将封装后的信息标注在原理图
仿真
层次编辑
生成符号图
可用于层次设计
封装应用程序
下一层菜单如下表
设计差别比较
可将原理图的修改更新到板子
设计联系
习惯设置
可编辑设计环境、快捷键等
选项
可设置栅格尺寸等
材料清单
电气规则检查
生成网表报告
12．窗口菜单
新开一个窗口
刷新
层叠
将多个窗口层叠摆放
平铺
将多个窗口平铺展开
排列图标
当前激活的窗口
13．帮助菜单
帮助主题
新增功能
主要帮助
常见问题及解决方法
产品说明
Cadence文件
可链接到Cadence公司网站
关于Concept-HDL
显示版本信息
第二部分 Allegro
菜单栏
文件、编辑、察看、添加、显示、设置、逻辑、布局、布线、分析、制造、工具、帮助
1.文件菜单
新建
打开
保存
另存为
导入
导出
查看日志
打开日志
打印设置
打印
改变编辑器
生成说明文件
退出
2.编辑菜单
移动
复制
镜像
旋转
修改
删除
生成图形
删除未连结的图形
分割平面
倒角
修改器件边角
删除倒角
文本
分组
特性设定
3．查看菜单
放大矩形范围
放大至满屏
放大
缩小
放大整个范围
以一点为中心放大
保存镜像文件
镜像文件恢复
刷新
习惯设置
4．添加菜单
线
弧形
3点弧形
圆
四边形
填充的四边形
文本
图形
实心填充
不填充
交叉线网填充
5．显示菜单
颜色设置
显示颜色面板
元件信息
测量
寄生参数
特性设置
激活
去激活
显示飞线
不显示飞线
6．设置菜单
画图尺寸
画图选择
文字大小
网格设置
子目录
层结构
过孔设置
限制设置
电气规则设定
特性定义
线网定义
区域内可放置封装
区域内不可放置封装
封装高度
区域内可布线
区域内不可布线
区域内不可设置过孔
区域内不可设置探针
区域内不可优化布线
影像输出外框
7．逻辑菜单
线网逻辑
线网方案
设置差分对
标识直流线网
设置RefDes
自动命名RefDes
改变器件
终端设定
重命名
重命名整个设计
重命名一个区域内元件
重命名窗口内元件
重命名列表中的元件
8．布局菜单
手工布局
快速放置
在CCT中布局
自动布局
交互式布局
交换
自动交换
调整
更新符号
临时使用SPECCTRAQuest
交换针脚
交换功能
交换元件
可视布局
参数设定布局
布顶层元件
布底层元件
布设计中的元件
布指定区域的元件
布窗口中的元件
布列表中的元件
参数设定
交换设计内容
交换指定区域
交换窗口内容
交换列表内容
参数设定
调整整个设计
调整指定区域
调整窗口中内容
调整列表内容
器件
符号
9．布线菜单
连线
倒角
光滑边角
在CCT中布线
优化
测试准备
运行布线检查
选择式布线
自动布线
交互编辑
参数设定
优化设计
优化指定区域
优化窗口
优化激活内容
优化列表内容
自动设置
生成测试点
删除测试点
交换测试点
测试记录
10．分析菜单
初始化
选择库
选择模型
去除模型
参数设定
审查
检测
串扰设置
初始化
自动设置
手工设置
规则选择
规则审查
规则执行
运行结果
审查报告
执行报告
11．制造菜单
图样设置
影像文件设定
文件输出
钻孔参数设定
设置标识
制造检查
设置测试内容
丝印层设置
生成报告
钻孔参数
钻孔图例
钻孔记录
文件输出
生成组装图
生成材料清单
参数设置
设置字体类型
测直线距离
测角度
生成详细说明
13．工具菜单
创建模块
焊盘编辑
可进行有关焊盘的操作
焊盘
去除连结
报告
技术文件比较
设置向导
数据库检查
更新DRC
DRC为设计规则检查
修改设计焊盘
修改焊盘库
替换焊盘
组编辑
刷新
修改边界
恢复
恢复所有
14．帮助菜单
帮助内容
设计流程
产品说明
常见问题及其解答
网络链接
Allegro文档
可链接到Cadence网站
关于Allegro专家
显示版本信息等
放弃Protel转到Cadence下做PCB
如何将手头的Protel设计移植到CadencePCB设计软件中的问题。
大致可分为两种：
一是设计不很复杂，设计师只想借助CadenceCCT的强大自动布线功能完成布线工作；二是设计复杂，设计师需要借助信噪分析工具来对设计进行信噪仿真，设置线网的布线拓扑结构等工作。
对于第一种情况，可以使用Protel或Cadence提供的Protel到CCT的转换工具来完成这一工作。
对于第二种情况，要做的工作相对复杂一些，下面将这种转化的方法作一简单的介绍。
Cadence信噪分析工具的分析对象是CadenceAllegro的brd文件，而Allegro可以读入合乎其要求的第三方网表，Protel输出的Telexis格式的网表满足Allegro对第三方网表的要求，这样就可以将Protel文件注入Allegro。
这里有两点请读者注意。
首先，Allegro第三方网表在$PACKAGE段不允许有“。
”；其次，在Protel中，我们用BasName[0:
N]的形式表示总线，用BasName[x]表示总线中的一根信号，Allegro第三方网表中总线中的一根信号的表示形式为BasNameX,读者可以通过直接修改Protel输出的Telexis网表的方法解决这些问题。
Allegro在注入第三方网表时还需要每种类型器件的设备描述文件Device.txt文件，它的格式如下：
Package:
packagetype
Class:
classtype
Pincount:
totalpinnumber
Pinused:
...
其中常用的是PACKAGE,CLASS,PINCOUNT这几项。
PACKAGE描述了器件的封装，但Allegro在注入网表时会用网表中的PACKAGE项而忽略设备描述文件中的这一项。
CLASS确定器件的类型，以便信噪分折，Cadence将器件分为IC,IO,DISCRETE三类。
PINCOUNT说明器件的管脚数目。
对于大多数器件，Device.txt文件中包含有这三项就足够了.有了第三方网表和设备描述文件，我们就可以将Protel中原理图设计以网表的形式代入到CadencePCB设计软件中，接下来，设计师就可以借助CadencePCB软件在高速高密度PCB设计方面的强大功能完成自己的设计。
如果已经在Protel作了PCB布局的工作，Allegro的script功能可以将Protcl中的布局在Allegro中重现出来。
在Protel中，设计师可以输出一个Place&Pick文件，这个文件中包含了每个器件的位置。
旋转角度和放在PCB顶层还是底层等信息，可以通过这个文件很方便的生成一个Allegro的script文件，在Allegro中执行这个script就能够重现Protel中的布局了，下面给出了完成Place&Pick文件到AllegroScript文件转化的C代码，笔者使用这段代码，仅用了数分钟就将一个用户有800多个器件的PCB板布局在Allegro重现出来。
FILE*fp1,*fp2;
:
:
AfxMessageBox（"hello"）;
fp1=fopen（"pick.txt","rt"）;
if（fp1==NULL）:
:
AfxMessageBox（"Cannotopenthefile!
!
!
"）;
fp2=fopen（"place.txt","wt"）;
if（fp2==NULL）:
:
AfxMessageBox（"Cannotcreatethefile!
!
!
"）;
charrefdes[5],Pattern[5];
floatmidx,midy,refx,refy,padx,pady,rotation;
chartb[1];
chartmp='"';
fprintf（fp2,"%s","#Allegroscript"）;
fprintf（fp2,"%s","version13.6"）;
fprintf（fp2,"%s","placerefdes"）;
while（!
feof（fp1））{
fscanf（fp1,"%s",refdes）;
fscanf（fp1,"%s",Pattern）;
fscanf（fp1,"%f",&midx）;
fscanf（fp1,"%f",&midy）;
fscanf（fp1,"%f",&refx）;
fscanf（fp1,"%f",&refy）;
fscanf（fp1,"%f",&padx）;
fscanf（fp1,"%f",&pady）;
fscanf（fp1,"%s",tb）;
fscanf（fp1,"%f",&rotation）;
fprintf（fp2,"fillin%c%s%c",tmp,refdes,tmp）;
if（rotation!
=0）{
fprintf（fp2,"rotate"）;
fprintf（fp2,"iangle%f",rotation）;
};
charyy=tb[0];
if（yy!
='T'）fprintf（fp2,"popmirror"）;
fprintf（fp2,"pick%f%f",padx,pady）;
fprintf（fp2,"next"）;
};
fprintf（fp2,"done"）;
fclose（fp1）;
fclose（fp2）;
以上简单介绍了Protel到SPB152转化的方法，希望能对读者的设计工作有所帮助。
Protel原理图/PCB到Cadence的数据转换
如何将现有的基于Protel平台的设计数据转化到Cadence平台上来一直是处于平台转化期的设计者所面临的难题
1．使用的工具
a）ProtelDXPSP4
b）CadenceDesignSystems,Inc.CaptureCIS
c）CadenceDesignSystems,Inc.OrcadLayout
d）CadenceDesignSystems,Inc.Layout2allegro
e）CadenceDesignSystems,Inc.Allegro
f）CadenceDesignSystems,Inc.Specctra
2．Protel原理图到CadenceDesignSystems,Inc.CaptureCIS
在Protel原理图的转化上我们可以利用ProtelDXPSP2的新功能来实现。
通过这一功能我们可以直接将Protel的原理图转化到CaptureCIS中。
这里，我们仅提出几点通过实践总结出来的注意事项。
1）ProtelDXP在输出CaptureDSN文件的时候，没有输出封装信息，在Capture中我们会看到所以元件的PCBFootprint属性都是空的。
这就需要我们
手工为元件添加封装信息，这也是整个转化过程中最耗时的工作。
在添加封装信息时要注意保持与ProtelPCB设计中的封装一致性，以及Cadence在封装命名上的限制。
例如一个电阻，在Protel中的封装为AXIAL0.4，在后面介绍的封装库的转化中，将被修改为AXIAL04，这是由于Cadence不允许封装名中出现“.”；再比如DB9接插件的封装在Protel中为DB9RA/F，将会被改为DB9RAF。
因此我们在Capture中给元件添加封装信息时，要考虑到这些命名的改变。
2）一些器件的隐藏管脚或管脚号在转化过程中会丢失，需要在Capture中使用库编辑的方法添加上来。
通常易丢失管脚号的器件是电阻电容等离散器件。
3）在层次化设计中，模块之间连接的总线需要在Capture中命名。
即使在Protel中已经在父设计中对这样的总线命名了，还是要在Capture中重新来过，以确保连接。
4）对于一个封装中有多个部分的器件，要注意修改其位号。
例如一个74ls00，在protel中使用其中的两个门，位号为U8A，U8B。
这样的信息在转化中会丢失，需要重新添加。
基本上注意到上述几点，借助ProtelDXP，我们就可以将Protel的原理图转化到Capture中。
进一步推广，这也为现有的Protel原理图符号库转化到Capture提供了一个途径。
3．Protel封装库的转化
长期使用Protel作PCB设计，我们总会积累一个庞大的经过实践检验的Protel封装库，当设计平台转换时，如何保留这个封装库总是令人头痛。
这里，我们将使用OrcadLayout，和免费的Cadence工具Layout2allegro来完成这项工作
a）在Protel中将PCB封装放置到一张空的PCB中，并将这个PCB文件用ProtelPCB2.8ASCII的格式输出出来；
b）使用OrcadLayout导入这个ProtelPCB2.8ASCII文件；
c）使用Layout2allegro将生成的LayoutMAX文件转化为Allegro的BRD文件；
d）接下来，我们使用Allegro的Export功能将封装库，焊盘库输出出来，就完成了Protel封装库到Allegro转化。
4．ProtelPCB到Allegro的转化
有了前面两步的基础，我们就可以进行ProtelPCB到Allegro的转化了。
这个转化过程更确切的说是一个设计重现过程，我们将在Allegro中重现ProtelPCB的布局和布线。
1）将第二步Capture生成的Allegro格式的网表传递到AllegroBRD中，作为我们重现工作的起点；
2）首先，我们要重现器件布局。
在Protel中输出Place&Pick文件，这个文件中包含了完整的器件位置，旋转角度和放置层的信息。
我们通过简单的手工修改，就可以将它转化为Allegro的Placement文件。
在Allegro中导入这个Placement文件，我们就可以得到布局了。
3）布线信息的恢复，要使用Specctra作为桥梁。
首先，从Protel中输出包含布线信息的SpecctraDSN文件。
对于这个DSN文件我们要注意以下2点：
a）Protel中的层命名与Allegro中有所区别，要注意使用文本编辑器作适当的修改，例如Protel中顶层底层分别为Toplayer和Bottomlayer，而在Allegro中这两层曾称为TOP和BOTTOM；
b）注意在Specctra中查看过孔的定义，并添加到Allegro的规则中。
在allegro中定义过孔
从Specctra中输出布线信息，可以使用session,wires,和route文件，建议使用route文件，然后将布线信息导入到我们以及重现布局的AllegroPCB中，就完成了我们从ProtelPCB到AllegroBRD的转化工作。
3．Protel封装库的转化
长期使用Protel作PCB设计，我们总会积累一个庞大的经过实践检验的Protel封装库，当设计平台转换时，如何保留这个封装库总是令人头痛。
这里，我们将使用OrcadLayout，和免费的Cadence工具Layout2allegro来完成这项工作。
1）在Protel中将PCB封装放置到一张空的PCB中，并将这个PCB文件用ProtelPCB2.8ASCII的格式输出出来；2）使用OrcadLayout导入这个ProtelPCB2.8ASCII文件；
3）使用Layout2allegro将生成的LayoutMAX文件转化为Allegro的BRD文件；
4）接下来，我们使用Allegro的Export功能将封装库，焊盘库输出出来，就完成了Protel封装库到Allegro转
4．ProtelPCB到Allegro的转化
有了前面两步的基础，我们就可以进行ProtelPCB到Allegro的转化了。
这个转化过程更确切的说是一个设计重现过程，我们将在Allegro中重现ProtelPCB的布局和布线。
1）将第二步Capture生成的Allegro格式的网表传递到AllegroBRD中，作为我们重现工作的起点；
2）首先，我们要重现器件布局。
在Protel中输出Place&Pick文件，这个文件中包含了完整的器件位置，旋转角度和放置层的信息。
我们通过简单的手工修改，就可以将它转化为Allegro的Placement文件。
在Allegro中导入这个Placement文件，我们就可以得到布局了。
3）布线信息的恢复，要使用Specctra作为桥梁。
首先，从Protel中输出包含布线信息的SpecctraDSN文件。
对于这个DSN文件我们要注意以下2点：
4）Protel中的层命名与Allegro中有所区别，要注意使用文本编辑器作适当的修改，例如Protel中顶层底层分别为Toplayer和Bottomlayer，而在Allegro中这两层曾称为TOP和BOTTOM；
5）注意在Specctra中查看过孔的定义，并添加到Allegro的规则中。
在allegro中定义过孔从Specctra中输出布线信息，可以使用session,wires,和rout
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