实验报告电子技术基础.docx

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实验报告电子技术基础

数学电子技术基础

实验报告

系别：

数字媒体技术系

班级：

计算机科学与技术

姓名：

袁壮

学号：

2010102130504

完成日期：

2011年6月28日

实验一SSI组合逻辑电路设计..........................................................................................1

实验二用VerilogHDL描述组合逻辑电路.............................................4

实验三序列检测/发生器...........................................7

实验四密码控制的模可变计数器和任务调用.............................................9

实验一SSI组合逻辑电路设计

一、目的

1.SSI组合电路设计及其静态测试方法；

2.2.SSI组合电路的故障分析与排除；

3用可编程逻辑器件设计简单组合电路；

4.观察冒险现象。

5.集成芯片认识。

二、实验原理

1．用门电路器件（SSI）实现组合逻辑电路设计的一般步骤

2．逻辑抽象：

根据实际问题对逻辑功能的要求，确定输入、输出逻辑变量（位数及逻辑赋值）；

3．列出真值表（也可直接列出表达式）；

4．得出简化逻辑表达式（卡诺图法或代数法化简）；

5．按实际选用的门电路类型修改逻辑表达式，并使电路尽可能最简。

6.“毛刺”是信号在并行通路中延时的差异引起。

考虑函数如图1.1.1所示的逻辑函数如果用一片与非门实现，逻辑电路示于1.1.2。

信号C到达1点和2点的时间是不同的由于门的传输延时。

当信号A=B=“1”时，输出就可能出现“毛刺”而不是理论上的逻辑“1”，其波形加图1.1.3所示。

图1.1.1函数F=A*C＋B*C逻辑电路图1.1.2与非门实现的该函数

图1.1.3“毛刺”现象

四、基本实验内容（选择题二）

设计一个输血配对电路，输血者与受血者必须符合图2.2.4的规定（提示：

为了减少输入变量个数，可用两个自变量的组合代表输血者血型，另外两个自变量的组合代表受血者血型）。

图2.1.4血型配对规则

截图1

截图二

实验二用VerilogHDL描述组合逻辑电路

一、实验目的

1.l.熟悉VerilogHDL逻辑方程描述方式。

2.2.1.掌握QuartusII文本输入法设计流程。

二、实验内容

图4.4.4（a）所示是带有使能控制端的8线-3线优先编码器的逻辑图，试写出该电路的行为级描述。

1.8线-3线优先编码器CD4532的功能如表4.4.4所示。

表4.4.4优先编码器CD4532功能表

输入

输出

*H——高电平L——低电平×——任意电平

3.8线-3线优先编码器CD4532的功能表中各符号的含义

1）从功能表可以看出，该编码器有8个信号输入端，3个二进制码输出端，输入和输出均以高电平作为有效电平，而且输入优先级别的次序依次为I7，I6，…，I0此外为便于多个芯片连接起来扩展电路的功能，还设置了高电平有效的输入使能端EI和输出使能端EO，以及优先编码工作状态标志GS。

2）当E1=1①（用1表示高电平,0表示低电平）时，编码器工作；而当E1=0时，禁止编码器工作，此时不论8个输入端为何种状态，3个输出端均为低电平，且GS和EO均为低电平。

3）EO只有在E1为1，且所有输入端都为0时，输出为1，它可与另一片相同器件的E1连接，以便组成更多输入端的优先编码器。

4）GS的功能是，当E1为1，且至少有一个输入端有高电平信号输入时，GS为1，表明编码器处于工作状态，否则GS为0，由此可以区分当电路所有输入端均无高电平输入，或者只有I0输入端有高电平时，Y2Y1Y0均为000的情况。

5）功能表中用1和0分别表示高、低电平，推导出各输出端的逻辑表达式。

（4.4.1）

（4.4.2）

（4.4.3）

）（4.4.4）

（4.4.5）

4.由式（4.4.l）~式（4.4.5）画出逻辑图，如图4.4.4（a）所示，CD4532的逻辑符号和引脚图分别如图4.4.4（b）和图4.4.4（c）所示。

集成芯片引脚的这种排列方式称为双列直插式封装。

图4.4.4优先编码器CD4532的逻辑图、逻辑符号和引脚图

（a）逻辑图（b）逻辑符号（c）引脚图

5、用QuartusII综合后的电路图

实验三序列检测/发生器

一、实验目的

1.熟悉VerilogHDL状态机描述方式。

2.掌握QuartusII文本输入法设计流程。

二、实验内容

在AlteraDE2开发板中，实现序列111010的发生和检测，要求如下：

1.设计要求：

序列检测器

1）某通讯接收机的同步信号为111010（序列），设计一个检测器，其输入为一位串行码X，输出为检测输出Z，当检测到该序列时输出为1。

设计文件要求为状态机格式。

序列发生器

2）设计一个自动产生周期性的111010序列发生器

。

截图三

程序：

modulehsu_sequence_6bit_2w（clk,clr,code_in,states,states1,

code_out,detect_out）;

inputclk,clr,code_in;

outputdetect_out,code_out;

output[2:

0]states,states1;

reg[2:

0]states,states1;

regdetect_out,code_out;

parameters0=3'b000,

s1=3'b001,

s2=3'b010,

s3=3'b011,

s4=3'b100,

s5=3'b101;

always@（posedgeclk）

if（clr）

states=s0;

else

case（states）

s0:

if（code_in==1）

begindetect_out=1'b0;states=s1;end

else

begindetect_out=1'b0;states=s0;end

s1:

if（code_in==1）

begindetect_out=1'b0;states=s2;end

else

begindetect_out=1'b0;states=s0;end

s2:

if（code_in==1）

begindetect_out=1'b0;states=s3;end

else

begindetect_out=1'b0;states=s0;end

s3:

if（code_in==0）

begindetect_out=1'b0;states=s4;end

else

begindetect_out=1'b0;states=s3;end

s4:

if（code_in==1）

begindetect_out=1'b0;states=s5;end

else

begindetect_out=1'b0;states=s0;end

s5:

if（code_in==0）

begindetect_out=1'b1;states=s0;end

else

begindetect_out=1'b0;states=s2;end

default:

states=s0;

endcase

always@（posedgeclk）

if（clr）

states1=s0;

else

case（states1）

s0:

begincode_out=1'b1;states1=s1;end

s1:

begincode_out=1'b1;states1=s2;end

s2:

begincode_out=1'b1;states1=s3;end

s3:

begincode_out=1'b0;states1=s4;end

s4:

begincode_out=1'b1;states1=s5;end

s5:

begincode_out=1'b0;states1=s0;end

default:

begincode_out=1'b0;states1=s0;end

endcase

Endmodule

截图四

实验四密码控制的模可变计数器和任务调用

一、实验目的

1.熟悉VerilogHDL状态机描述方式和通用计数器的描述方法。

2.掌握QuartusII文本输入法设计流程。

二、实验内容

1.用VerilogHDL设计一个4bit变模计数器和一个5bit二进制加法器。

在4bit输入cipher的控制下，实现同步模5、模8、模10、模12及用任务调用语句实现的5bit二进制加法器，计数器具有同步清零和暂停计数的功能。

主频为50MHz，要求显示频率为1Hz。

cipher的控制表如下：

控制信号

cipher

模数计数和任务

0101

模5计数

1000

模8计数

1010

模10计数及任务调用5位

二进制加法器

1100

模12计数

截图五

截图六

实验五VerilogHDL的提高性实验

一、实验目的

1.熟悉VerilogHDL阻塞赋值和非阻塞赋值描述方式和通用计数器的描述方法。

2.掌握QuartusII文本输入法设计流程。

二、实验内容

1.用VerilogHDL设计密码控制的可以显示59分59.99秒的跑表。

要求：

1）当密码为00001111时，跑表做加计数。

2）当密码为11110000时，跑表做减计数。

3）当密码为11001100时，跑表停止计数。

用VerilogHDL设计密码控制的跑表。

、

程序1:

modulehsu_2011am_as（qa,qb,d,cp）;inoutd,cp;outputqa,qb;

regqa,qb;always@（posedgecp）beginqa=d;qb=qa;

end

endmodule

程序2:

modulehsu_2011am_asynchronouse（qa,qb,d,cp）;inoutd,cp;

outputqa,qb;regqa,qb;always@（posedgecp）beginqa<=d;qb<=qa;

end

Endmodule

截图六

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