基于VHDL的数字密码器的方案设计书.docx
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基于VHDL的数字密码器的方案设计书
【摘 要】本论文介绍了一种利用 EDA技术 和VHDL 语言，通过自顶向下的设计方法对数字密码器进行设计，并在FPGA芯片EPF10K10LC84-4上实现。
用FPGA器件构造系统,所有算法完全由硬件电路来实现,使得系统的工作可靠性大为提高。
由于FPGA具有ISP（在系统可编程）功能,当设计需要更改时,只需更改FPGA中的控制和接口电路,利用EDA工具将更新后的设计下载到FPGA中即可,无需更改外部电路的设计,大大提高了设计的效率。
因此,采用FPGA开发的数字系统,不仅具有很高的工作可靠性,其升级与改进也极其方便。
本文设计的密码器采用6位密码,比一般的四位密码锁具有更高的安全可靠性,应用前景十分良好。
1EDA技术概述
电子技术的发展，特别是专用集成电路（ASIC）设计技术的日趋进步和完善，推动了数字系统的迅猛发展。
传统的“固定功能集成块+连线”的设计方法已不能满足实际需求，根据系统功能要求利用现代电子设计方法—EDA技术，采用自上而下的设计方式，设计出速度快、体积小、重量轻、功耗低的集成电路已成为必然趋势。
1.1现代电子设计方法—EDA技术
EDA（ElectronicDesignAutomation）即电子设计自动化，它的定义是指利用计算机来完成电子系统的设计。
EDA技术就是指以计算机为工作平台、以EDA软件工具为开发环境、以硬件描述语言为设计语言、以可编程逻辑器件为实验载体、以ASIC[1]和SoC为设计目标、以电子系统设计为应用方向的电子产品自动化设计过程。
在现代电子设计技术领域中，EDA技术已成为主要的设计手段。
采用EDA技术可以缩短电系统设计的开发周期，极大地提高了工作效率。
1.1.1EDA技术的发展历程
EDA技术[2]不是某一学科的分支，或某种新的技能技术，应该是一门综合性学科。
它融合多学科于一体，打破了软件和硬件间的壁垒，使计算机的软件技术与硬件实现、设计效率和产品性能合二为一，它代表了电子设计技术和应用技术的发展方向。
就过去近30年的电子技术的发展历程，可大致将EDA技术的发展分为三个阶段。
第一阶段20世纪70年代，集成电路制作方面，MOS工艺已得到广泛的应用。
可编程逻辑技术及其器件已经问世，计算机作为一种运算工具已在科研领域得到广泛的应用。
而在后期，CAD的概念已见雏形。
这一阶段人们开始利用计算机取代手工劳动，辅助进行集成电路版图编辑、PCB布局布线等工作。
第二阶段20世纪80年代，集成电路设计进入了CMOS（互补场效应管）时代。
复杂可编程逻辑器件已进入商业应用，相应的辅助设计软件也已投入使用，而在80年代末，出现了FPGA，CAE和CAD技术的应用更为广泛，它们在PCB设计方面的原理图输入、自动布局布线及PCB分析，以及逻辑设计、逻辑仿真、布尔方程综合和化简等方面担任了重要的角色，特别是各种硬件描述语言的出现、应用和标准化方面的重大进步，为电子设计自动化必须解决的电路建模、标准文档及仿真测试奠定了基础。
第三阶段进入20世纪90年代，随着硬件描述语言的标准化得到进一步的确立，计算机辅助工程、辅助分析和辅助设计在电子技术领域获得更加广泛的应用，与此同时电子技术在通信、计算机及家电产品生产中的市场需求和技术需求，极大地推动了全新的电子设计自动化技术的应用和发展。
特别是集成电路设计工艺步入了超深亚微米阶段，百万门以上的大规模ASIC设计技术的应用，促进了EDA技术的形成。
更为重要的是各EDA公司致力于兼容各种硬件实现方案和支持标准硬件描述语言的EDA工具软件的研究,都有效地将EDA技术推向成熟。
1.1.2EDA技术的基本特征
EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：
设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。
下面介绍与EDA基本特征有关的几个概念[3]。
1、〝自顶向下〞的设计方法
“自顶向下”的设计方法首先从系统级设计入手，在顶层进行功能方框图的划分和结构设计；在方框图级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述；在功能级进行验证，然后用逻辑综合优化工具生成具体的门级逻辑电路的网表，其对应的物理实现级可以是印刷电路板或专用集成电路。
“Top-down”设计方法有利于在早期发现结构设计中的错误，提高设计的一次成功率，因而在现代EDA系统中被广泛采用。
2、硬件描述语言（HDL）
用硬件描述语言进行电路与系统的设计是当前EDA技术的一个重要特征。
与传统的原理图输入设计方法相比较，硬件描述语言更适合于规模日益增大的电子系统，它还是进行逻辑综合优化的重要工具。
硬件描述语言使得设计者在比较抽象的层次上描述设计的结构和内部特征。
它的突出优点是：
语言的公开可利用性；设计与工艺的无关性；宽范围的描述能力；便于组织大规模系统的设计；便于设计的复用和继承等。
目前最常用的硬件描述语言有VHDL和Verilog-HDL，它们都已经成为IEEE标准。
3、逻辑综合优化
逻辑综合功能将高层次的系统行为设计自动翻译成门级逻辑的电路描述，做到了设计与工艺的独立。
优化则是对于上述综合生成的电路网表，根据布尔方程功能等效的原则，用更小更快的综合结果替代一些复杂的逻辑电路单元，根据指定的目标库映射成新的网表。
4、开放性和标准化
框架是一种软件平台结构，它为EDA工具提供了操作环境。
框架的关键在于提供与硬件平台无关的图形用户界面以及工具之间的通信、设计数据和设计流程的管理等，此外还应包括各种与数据库相关的服务项目。
任何一个EDA系统只要建立了一个符合标准的开放式框架结构，就可以接纳其他厂商的EDA工具一起进行设计工作。
这样，框架作为一套使用和配置EDA软件包的规范，就可以实现各种EDA工具间的优化组合，并集成在一个易于管理的统一的环境之下，实现资源共享。
5、ASIC设计
现代电子产品的复杂度日益提高，一个电子系统可能由数万个中小规模集成电路构成，这就带来了体积大、功耗大、可靠性差的问题。
解决这一问题的有效方法就是采用ASIC芯片进行设计。
ASIC按照设计方法的不同可分为全定制ASIC、半定制ASC和可编程ASIC（也称为可编程逻辑器件）。
设计全定制ASIC芯片时，设计师要定义芯片上所有晶体管的几何图形和工艺规则，最后将设计结果交由m厂家去进行格模制造，做出产品。
这种设计方法的优点是芯片可以获得最优的性能，即面积利用率高、速度快、功耗低，而缺点是开发周期长，费用高，只适合大批量产品开发。
半定制ASIC芯片的版图设计方法分为门阵列设计法和标准单元设计法，这两种方法都是约束性的设计方法，其主要目的就是简化设计，以牺牲芯片性能为代价来缩短开发时间。
可编程逻辑芯片与上述掩模ASIC的不同之处在于：
设计人员完成版图设计后，在实验室内就可以烧制出自己的芯片，无须IC厂家的参与，大大缩短了开发周期。
可编程逻辑器件自70年代以来，经历了PAL、GAL、CPLD、FPGA几个发展阶段，其中CPLD／FPGA高密度可编程逻辑器件，目前集成度已高达200万门／片，它将格模ASC集成度高的优点和可编程逻辑器件设计生产方便的特点结合在一起，特别适合于样品研制或小批量产品开发，使产品能以最快的速度上市，而当市场扩大时，它可以很容易地转由掩模ASIC实现，因此开发风险也大为降低。
上述ASIC芯片，尤其是CPLD／FPGA器件，已成为现代高层次电子设计方法的实现载体。
1.1.3EDA技术的发展趋势
随着大规模集成电路技术和计算机技术的不断发展，在涉及工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中，EDA技术的含量正以惊人的速度上升，电子类的高新技术项目的开发也日益依赖于EDA技术的应用[4]。
即使是普通的电子产品的开发，EDA技术常常使一些原来的技术瓶颈得以轻松突破，从而使产品的开发周期大为缩短、性能价格比大幅度提高。
所以EDA技术将成为电子设计领域中的极其重要的组成部分。
电子设计专家认为，单片机时代己经结束，未来将是EDA的时代。
随着微电子技术的飞速进步，电子学进入了一个崭新的时代。
其特征是电子技术的应用以空前规模和速度渗透到各行各业。
各行业对自己专用集成电路（ASIC）的设计要求日趋迫切，可编程器件的广泛应用，为各行业的电子系统设计工程师自行开发本行业专用的ASIC提供了技术和物质条件。
与单片机系统开发相比，利用EDA技术对FPGA/CPLD的开发，通常是一种借助于软件的纯硬件开发，可以通过这种途径进行专用ASIC开发，而最终的ASIC芯片，可以是FPGA/CPLD，也可以是专制的门阵列掩模芯片，FPGA/CPLD起到了硬件仿真ASIC芯片的作用。
1.2硬件描述语言（VHDL）简介
EDA技术的设计语言是硬件描述语言HDL，它采用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接方式等。
利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。
然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。
接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。
1.2.1VHDL的产生与发展
美国于1981年提出了一种新的、标准化的HDL，称之为VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguage，简称VHDL。
这是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。
设计者可以利用这种语言来描述自己的设计思想，然后利用电子设计自动化工具进行仿真，再自动综合到门级电路，最后用PLD实现其功能。
1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。
自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。
此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。
1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。
现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。
有专家认为，在新的世纪中，VHDL和Verilog语言将承担起大部分的数字系统设计任务。
1.2.2VHDL的基本特征
与其它的硬件描述语言相比，VHDL具有更强的行为描述能力，能够避开具体的器件结构，从行为功能上对数字电路系统设计进行描述。
VHDL具有如下的基本特征：
1、设计功能强、方法灵活、支持广泛。
VHDL语言可以支持自上而下的设计方法，它具有功能强大的语言结构，可用简洁明确的代码描述来进行复杂控制逻辑的设计，可硕士学位论文绪论以支持同步电路、异步电路、以及其他随机电路的设计。
其范围之广是其他HDL语言所不能比拟的。
此外，VHDL语言可以自定义数据类型，这也给编程人员带来了较大的自由和方便。
2、系统硬件描述能力强。
VHDL语言具有多层次的设计描述功能，可以从系统的数字模型直到门级电路，支持设计库和可重复使用的元件生成，它支持阶层设计且提供模块设计的创建。
VHDL语言能进行系统级的硬件描述是它的一个最突出的优点。
3、可以进行与工艺无关编程。
VHDL语言设计系统硬件时，没有嵌入描述与工艺相关的信息，不会因为工艺变化而使描述过时。
与工艺技术有关的参数可通过VHDL提高的类属加以描述，工艺改变时，只需修改相应程序中的类属参数即可。
4、VHDL语言标准、规范，易于共享和复用。
VHDL既是IEEE承认的标准，故VHDL的描述可以被不同的EDA设计工具所支持。
从一个仿真工具移植到另一个仿真工具，从一个综合工具移植到另一个综合工具，从一个工作平台移植到另一个工作平台去执行。
这意味着同一个VHDL设计描述可以在不同的设计项目中采用，方便了设计成果的设计和交流。
另外，VHDL语言的语法比较规范，从而其可读性比较好，给阅读和使用都带来了极大的好处。
5、方便向ASIC移植。
VHDL语言的效率之一，就是如果设计是被综合到一个CPLD或FPGA，则可以设计的产品以最快速度上市。
当产品的产量达到相当的数量时，采用VHDL进行的设计可以很容易转成用专用集成电路来实现，仅仅需要更换不同的库重新进行综合。
由于VHDL是一个成熟的定义型语言，可以确保ASIC厂商交付优良品质的器件产品。
此外，由于工艺技术的进步，需要采用更先进的工艺时，仍可以采用原来的VHDL代码。
1.2.3VHDL的设计流程
利用VHDL语言进行设计可分为以下几个步骤[5]:
1、设计要求的定义。
在从事设计进行编程VHDL代码之前，必须先对你的设计目的和要求有一个明确的认识.对所需的信号建立时间、时钟/输出时间、最大系统工作频率、关键的路径等这些要求，要有一个明确的定义，这将有助于你的设计，然后再选择适当的设计方式和相应的器件结构，进行设计的综合。
2、用VHDL语言进行设计描述。
（l）应决定设计方式，设计方式一般说来有三种:
自顶向下设计，自底向上设计，平坦式设计。
前两种方式包括设计阶层的生成，而后一种方式将描述的电路当作单模块电路来进行的。
自顶向下的处理方式要求将你的设计分成不同的功能元件，每个元件具有专门定义的输入和输出，并执行专门的逻辑功能.首先生成一个由各功能元件相互连接形成的顶层块来做成一个网表，然后再设计其中的各个元件。
而自底向上的处理方法正好相反。
平坦式设计则是指所有功能元件均在同一层和同一图中详细进行的。
（2）编写设计代码。
编写VHDL语言的代码与编写其他计算机科技大学硕士学位论文绪论程序语言的代码有很大的不同。
必须清醒地认识到正在设计硬件，编写的VHDL代码必须能够综合到采用可编程逻辑器件来实现的数字逻辑中。
懂得EDA工具中仿真软件和综合软件的大致工作过程，将有助于编写出优秀的代码。
3、用VHDL仿真器对VHDL原代码进行功能仿真。
对于大型设计，采用VHDL仿真软件对其进行仿真可以节省时间，可以在设计的早期阶段检测到设计中的错误，从而进行修正，以便尽可能地减少对设计日程计划的影响。
因为对于小型设计，其综合优化、配置花费的时间不多，而且在综合优化之后，往往会发现为了实现性能目标，将需要修改设计。
在这种情况下，用户事先在原代码仿真时所花费的时间是毫无意义的，因为一旦改变设计，还必须重新再做仿真。
4、利用VHDL综合优化软件对VHDL原代码进行综合优化处理。
选择目标器件、输入约束条件后，VHDL综合优化软件工具将对VHDL原代码进行处理，产生一个优化了的网络表，并可以进行粗略的时序仿真。
5、配置将综合优化处理后得到的优化了的网络表，安放到前面选定的CPLD或PPGA目标器件之中，这一过程成为配置。
再优化了的网络表配置到目标器件后，从完成的版图上可以得到连线长短、宽窄的信息，把它们反注到原来的网络表，为再次进行时序做准备。
6、配置后的时序仿真。
这时的时序仿真将检查诸如信号建立时间、时钟到输出、寄存器到寄存器的时延是否满足要求。
因为已经得到实际连线引起的时延数据，所以仿真结果能比较精确地未来芯片的实际性能。
如果时延仿真结果不能满足设计的要求，就需要重新对VHDL原代码进行综合优化，并重新装配于新的器件之中，或选择不同速度品质的器件。
同时，也可以重新观察和分析VHDL原代码，以确认描述是正确有效的。
只有这样，取得的综合优化和配置的结果才符合实际要求。
7、器件编程。
在成功地完成了设计描述、综合优化、配置和配置后的时序仿真之后，则可以对器件编程和继续进行系统设计的其他工作。
1.3可编程逻辑器件（PLD）简介
PLD（可编程逻辑器件）是与ISP（在系统可编程）技术和EDA（电子设计自动化）工具紧密结合、同时进行的。
它代表了数字电信领域的最高水平，给数字电路的设计带来了革命性的变化。
从70年代第一片可编程逻辑器件PROM的诞生到现在的CPLD/FPGA，数字系统的设计发生了本质的变化。
从传统的对电路板的设计到现在的基于芯片的设计，使得数字系统设计的效率大大提高，产品更新速度大大加快，设计周期大大变短。
1.3.1PLD的发展历程
最早的可编程逻辑器件出现在20世纪70年代，主要是可编程只读存储器（PROM）和编程逻辑阵列（PLA）。
20世纪70年代末出现了可编程逻辑阵列（PAL-ProgrammableArrayLogic）器件。
20世纪80年代初期，美国Lattice公司推出了一种新型的PLD器件[6]，称为通用阵列逻辑（GAL-GenericArrayLogic），一般认为它是第二代PLD器件。
随着技术的进步，生产工艺的不断改进，器件规模不断扩大，逻辑功能不断增强，各种可编程逻辑器件如雨后春笋般涌现，如PROM、EPROM等。
在EPROM基础上出现的高密度可编程逻辑器件称为EPLD或CPLD。
现在一般把超过某一集成度的PLD器件都称为CPLD。
在20世纪80年代中期，美国Xilinx公司首先推出了现场可编程门阵列（FPGA）。
FPGA器件采用逻辑单元阵列结构和静态随机存取存储器工艺，设计灵活，集成度高，可无限次反复编程，并可现场模拟调试验证。
在20世纪90年代初，Lattice公司又推出了在系统可编程大规模集成电路（ispLSI）。
1.3.2FPGA/CPLD简介
FPGA/CPLD都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功能集成于一个单片集成电路中，其集成度己发展到现在的几百万门。
复杂可编程逻辑CPLD是由PAL或GAL发展而来的。
它采用全局金属互连导线，因而具有较大的延时可预测性，易于控制时序逻辑，但功耗比较大。
现场可编程门阵列（FPGA）是由掩膜可编程门阵列和可编程逻辑器件二者演变而来的，并将它们的特性结合在一起。
因此FPGA既具有门阵列的高逻辑密度和通用性，又有可编程特性。
FPGA通常由布线资源分割的可编程逻辑单元（或宏单元）构成阵列，又有可编程UO单元围绕阵列构成整个芯片。
其内部资源是分段互联的因而延时不可预测，只有编程完毕后才能实际测量。
CPLD和FPGA[7]建立内部可编程逻辑连接关系的编程技术有三种:
基于反熔丝技术的器件只允许对器件编程一次，编程后不能修改。
其优点是集成度、工作频率和可靠性都很高，适用于电磁辐射干扰较强的恶劣环境。
基于EEPROM存储器技术的可编程逻辑芯片能够重复编程100次以上，系统掉电后编程信息也不会丢失。
编程方法分为在编程器上编程和用下载电缆编程。
用下载电缆编程的器件，只要先将器件装焊在电路板上，通过PC、SUN工作站、就能产生编程所有的标准5V、3.3V或2.5V逻辑电平信号，也称为ISP方式编程，其调试和维修也很方便。
基于SRAM技术的器件编程数据存储于器件的RAM区中，使之具有用户设计的功能。
在系统不加电时，编程数据存储在EPROM、硬或软盘中。
系统加电时将这些编程数据即时写入可编程器件，从而实现板级或系统级的动态配置。
1.3.3用FPGA/CPLD进行开发的优点
基于EDA技术的FPGA/CPLD器件的开发应用可以从根本上解决MCU所遇到的问题。
与MCU相比，FPGA/CPLD的优势是多方面的和根本性的[8]:
1、编程方式简便、先进。
FPGA/CPLD产品越来越多地采用了先进的IEEE1149.1边界扫描测试（BST）技术和ISP。
在+5V工作电平下可随时对正在工作的系统上的FPGA/CPLD进行全部或部分地在系统编程，并可进行所谓菊花链式多芯片串行编程，对于SRAM结构的FPGA，其下载编程次数没有限制。
2、高速。
FPGA/CPLD的时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。
3、高可靠性。
在高可靠应用领域，MCU的缺憾为FPGA/CPLD的应用留下了很大的用武之地。
除了不存在MCU所特有的复位不可靠与PC可能跑飞等固有缺陷外，FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于同一芯片中，从而大大缩小了体积，易于管理和屏蔽。
4、开发工具和设计语言标准化，开发周期短。
由于FPGA/CPLD的集成规模非常大，集成度可达数百万门。
因此，FPGA/CPLD的设计开发必须利用功能强大的EDA工具，通过符合国际标准的硬件描述语言（如VHDL）来进行电子系统设计和产品的和开发。
由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所有的FPGA/CPLD器件结构没有关系，所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，它几乎可用于任何型号的FPGA/CPLD中由此还可以知识产权的方式得到确认，并被注册成为所谓的IP芯核从而使得片上系统的产品设计效率大幅度提高。
由于相应的EDA软件功能完善而强大，仿真方式便捷而实时，开发过程形象而直观，兼之硬件因素涉及甚少，因此可以在很短时间内完成十分复杂的系统设计，这正是产品快速进入市场的最宝贵的特征。
EDA专家预言，未来的大系统的FPG刀CPLD设计仅仅是各类再应用逻辑与IP芯核的拼装，其设计周期最少仅数分钟。
5、功能强大，应用广阔。
目前，FPGA/CPLD可供选择范围很大，可根据不同的应用选用不同容量的芯片。
利用它们可实现几乎任何形式的数字电路或数字系统的设计。
随着这类器件的广泛应用和成本的大幅度下降，FPGA/CPLD周期系统中的直接应用率正直逼ASIC的开发。
2数字密码器的VHDL设计
本次设计的数字密码器将实现一般数字密码器的基本功能，并且能够预置任意位密码，比一般的四位密码锁具有更高的安全可靠性。
本次设计将利用EDA技术自顶向下的设计方法，采用VHDL语言进行设计输入，并在MAX+PLUSⅡ开发软件上进行编译、仿真、编程、下载，最后在ALTERA公司开发的FPGA芯片EPF10K10LC84-4上实现。
2.1数字密码器的总体方案设计
2.1.1数字密码器的功能描述
一个简单的数字密码器是由密码器主体以及附加的外围指示电路组成的，其中密码器主体的作用是用来接受密码并进行密码的验证操作；附加的外围指示电路的主要作用是用来显示输入的密码和根据密码验证的结果来给出不同的指示灯显示或者启动报警装置，而报警装置则通常采用扬声器。
下面给出数字密码器的系统结构图[9]，如图2-1所示。
在本设计中，数字密码器的功能描述如下所示：
1、密码器的工作时钟由外部晶振来提供，时钟频率为300Hz;
2、密码预先在内部设置，可以设置任意位密码，这里采用6位十进制数字作为密码；
3、密码输入正确后，密码器将启动开启装置。
这里密码器只接受前6位密码输入，并以按键音提
示，多余位数的密码输入将不起作用；
4、采用6位7段LED对输入的密码进行动态扫描显示；
5、允许密码输入错误的最大次数为三次,口令错误次数超过三次则进入死锁状态,并发出警报;
6、报警后，内部人员可以通过按键SETUP使密码器回到初始等待状态；
7、开启装置开启后，操作人员可以通过按键WAIT_T使密码器回到初始等待状态；
8、密码器具有外接键盘，可以用来输入密码和操作指令；
9、内部按键SETUP不由外接键盘提供，需要放在外部人员不能进入的地方。
2.1.2数字密码器的内部结构及模块划分
在数字电路设计中，自顶向下的设计方法[10]的主要思想是对数字系统进行模块划分
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