数字钟 EDA课程设计论文.docx
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数字钟EDA课程设计论文
数字钟EDA课程设计论文（VHDL2）
2008-10-0712:
46:
19|分类：
EDA论文及MULTISI|举报|字号订阅
标签：
eda课程设计字钟eda设计论文vhdl数
一、设计要求说明
设计并实现具有一定功能的数字小系统（数字钟）
要求：
1、对所有设计的小系统能够正确分析；
2、基于VHDL语言描述系统的功能；
3、在quartus2环境中编译通过；
4、仿真通过并得到正确的波形；
5、给出相应的设计报告。
难度要求：
至少有2层电路，底层电路至少有4中元件。
二、方案论证
该数字钟可以实现3个功能：
计时功能、整点报时功能和重置时间功能，因此有3个子模块：
计时、报时（alarm1）、重置时间（s1、m1、h1、d1）。
其中计时模块有4部分构成：
秒计时器（second1）、分计时器（minute1）、时计时器（hour1）和星期计时器（day1）。
秒计时器（second1）是由一个60进制的计数器构成的，具有清0、置数和计数功能。
其中reset为清0信号，当reset为0时，秒计时器清0；set为置数信号，当set为0时，秒计时器置数，置s1的值。
clk为驱动秒计时器的时钟，sec为秒计时器的输出，ensec为秒计时器的进位信号，作为下一级的时钟输入信号。
分计时器（minute1）是由一个60进制的计数器构成的，具有清0、置数和计数功能。
其中reset为清0信号，当reset为0时，分计时器清0；set为置数信号，当set为0时，分计时器置数，置m1的值。
clkm为驱动分计时器工作的时钟，与ensec相连接；min为分计时器的输出；enmin为分计时器的进位信号，作为下一级的时钟输入信号。
时计时器（hour1）是由一个24进制的计数器构成的，具有清0、置数和计数功能。
其中reset为清0信号，当reset为0时，时计时器清0；set为置数信号，当set为0时，时计时器置数，置h1的值。
clkh为驱动时计时器工作的时钟，与enmin相连接；hour为时计时器的输出；enhour为时计时器的进位信号，作为下一级的时钟输入信号。
星期计时器（day1）是由一个7进制的计数器构成的，具有清0、置数和计数功能。
其中reset为清0信号，当reset为0时，星期计时器清0；set为置数信号，当set为0时，星期计时器置数，置d1的值。
clkd为驱动星期计时器工作的时钟，与enhour相连接；day为星期计时器的输出。
报时模块（alarm1）的功能是当整点（将min作为该模块的输入信号，min=00）时，alarm输出高电平，并且持续1分钟。
数字钟的工作原理图如下所示：
见相册“EDA课程设计论文-数字钟-仿真波形”图1
三、各模块设计
1、秒计时器（second1）
Libraryieee;
Useieee.std_logic_1164.all;
Useieee.std_logic_arith.all;
Useieee.std_logic_unsigned.all;
Entitysecond1is
Port（clk,set,reset:
instd_logic;
S1:
instd_logic_vector（7downto0）;――置数端（秒）
Sec:
bufferstd_logic_vector（7downto0）;――秒输出端
Ensec:
outstd_logic）;――秒计时器的进位，用来驱动分计时器
End;
Architectureaofsecond1is
Begin
Process（clk,reset,set,s1）
Begin
Ifreset='0'thensec<="00000000";――对秒计时器清0
Elsifset='0'thensec<=s1;――对秒计时器置s1的数
Elsifclk'eventandclk='1'then
ifsec=59thensec<="00000000";ensec<='1';――重复计数并产生进位elsesec<=sec+1;ensec<='0';以驱动下一级
endif;
endif;
Endprocess;
End;
2、分计时器（minute1）
略.
3、时计时器（hour1）
Libraryieee;
Useieee.std_logic_1164.all;
Useieee.std_logic_arith.all;
Useieee.std_logic_unsigned.all;
Entityhour1is
Port（clkh,set,reset:
instd_logic;
h1:
instd_logic_vector（7downto0）;――置数端（时）
hour:
bufferstd_logic_vector（7downto0）;――时输出端
Enhour:
outstd_logic）;――时计时器的进位，用来驱动星期计时器
End;
Architectureaofhour1is
Begin
Process（clkh,reset,set,h1）
Begin
Ifreset='0'thenhour<="00000000";――对时计时器清0
Elsifset='0'thenhour<=h1;――对时计时器置h1的数
Elsifclkh'eventandclkh='1'then
ifhour=23thenhour<="00000000";enhour<='1';――重复计数
elsehour<=hour+1;enhour<='0';并产生进位以驱动下一级
endif;
endif;
Endprocess;
End;
4、星期计时器（day1）
Libraryieee;
Useieee.std_logic_1164.all;
Useieee.std_logic_arith.all;
Useieee.std_logic_unsigned.all;
Entityday1is
Port（clkd,set,reset:
instd_logic;
d1:
instd_logic_vector（2downto0）;――置数端（星期）
day:
bufferstd_logic_vector（2downto0））;――星期输出端
end;
Architectureaofday1is
Begin
Process（clkd,reset,set,d1）
Begin
Ifreset='0'thenday<="000";――对星期计时器清0
Elsifset='0'thenday<=d1;――对星期计时器置d1的数
Elsifclkd'eventandclkd='1'then
Ifday=6thenday<="000";――重复计数
Elseday<=day+1;
Endif;
Endif;
Endprocess;
End;
5、报时模块（alarm1）
Libraryieee;
Useieee.std_logic_1164.all;
Useieee.std_logic_arith.all;
Useieee.std_logic_unsigned.all;
Entityalarm1is
Port（reset:
instd_logic;
Min:
instd_logic_vector（7downto0）;
Alarm:
outstd_logic）;――输出的报时信号
End;
Architectureaofalarm1is
Begin
Alarm<='1'whenmin="00000000"andreset='1'else――当分为0且清0
'0';信号无效时，输出高电平并持续至分不为0
end;
四、系统设计
将上述5个程序作为底层文件，存放在同一个文件夹中，然后按下面的图将这几个文件连接起来，并用元件例化语句编写顶层文件的程序，如下:
见相册“EDA课程设计论文-数字钟-仿真波形”图2
Libraryieee;
Useieee.std_logic_1164.all;
Useieee.std_logic_arith.all;
Useieee.std_logic_unsigned.all;
Entitytopclockis
Port（clk,reset,set:
instd_logic;
S1,m1,h1:
instd_logic_vector（7downto0）;
D1:
instd_logic_vector（2downto0）;
Alarm:
outstd_logic;
Sec,min,hour:
bufferstd_logic_vector（7downto0）;
Day:
outstd_logic_vector（2downto0））;
End;
Architectureoneoftopclockis
Componentsecond1――秒元件的例化
Port（clk,reset,set:
instd_logic;
S1:
instd_logic_vector（7downto0）;
Sec:
bufferstd_logic_vector（7downto0）;
Ensec:
outstd_logic）;
EndComponent;
Componentminute1――分元件的例化
Port（clkm,reset,set:
instd_logic;
m1:
instd_logic_vector（7downto0）;
min:
bufferstd_logic_vector（7downto0）;
Enmin:
outstd_logic）;
EndComponent;
Componenthour1――时元件的例化
Port（clkh,reset,set:
instd_logic;
h1:
instd_logic_vector（7downto0）;
hour:
bufferstd_logic_vector（7downto0）;
Enhour:
outstd_logic）;
EndComponent;
Componentday1――星期元件的例化
Port（clkd,reset,set:
instd_logic;
d1:
instd_logic_vector（2downto0）;
day:
bufferstd_logic_vector（2downto0））;
EndComponent;
Componentalarm1――报时元件的例化
Port（reset:
instd_logic;
min:
instd_logic_vector（7downto0）;
alarm:
outstd_logic）;
EndComponent;
signalenm,enh,enda:
std_logic;――秒分、分时、时星期之间的连接信号
signalena:
std_logic_vector（7downto0）;――分与报时之间的连接信号
begin
u1:
second1portmap（reset=>reset,set=>set,s1=>s1,
sec=>sec,clk=>clk,ensec=>enm）;
u2:
minute1portmap（reset=>reset,set=>set,m1=>m1,
min=>min,clkm=>enm,enmin=>enh）;
u3:
hour1portmap（reset=>reset,set=>set,h1=>h1,
hour=>hour,clkh=>enh,enhour=>enda）;
u4:
day1portmap（reset=>reset,set=>set,d1=>d1,day=>day,clkd=>enda）;
u5:
alarm1portmap（reset=>reset,min=>min,alarm=>alarm）;
end;
五、调试过程
1、秒计时器（second1）（Endtime为1us）
在秒计时器的clk输入一个周期为5ns的时钟信号；清0端（reset）前面一小段（100ns）为低电平，后面均为高电平；置数端（set）前面一小段（200ns）为低电平，后面均为高电平；秒重置端（s1）可设置数值为50秒，保存波形图，进行仿真，产生如下波形：
见相册“EDA课程设计论文-数字钟-仿真波形”图3
由上述波形可以清楚的看到：
当清0信号（reset）无效时，秒计时器置数，从50秒开始计数，到59秒时回到0，并且从ensec输出一个高电平。
2、分计时器（minute1）（Endtime为1us）
在分计时器的clkm输入一个周期为5ns的时钟信号；清0端（reset）前面一小段（100ns）为低电平，后面均为高电平；置数端（set）前面一小段（200ns）为低电平，后面均为高电平；分重置端（m1）可设置数值为50分，保存波形图，进行仿真，产生如下波形：
见相册“EDA课程设计论文-数字钟-仿真波形”图4
由上述波形可以清楚的看到：
当清0信号（reset）无效时，分计时器置数，从50分开始计数，到59秒时回到0，并且从enmin输出一个高电平。
3、时计时器（hour1）（Endtime为1us）
在时计时器的clkh输入一个周期为5ns的时钟信号；清0端（reset）前面一小段（100ns）为低电平，后面均为高电平；置数端（set）前面一小段（200ns）为低电平，后面均为高电平；时重置端（h1）可设置数值为20时，保存波形图，进行仿真，产生如下波形：
见相册“EDA课程设计论文-数字钟-仿真波形”图5
由上述波形可以清楚的看到：
当清0信号（reset）无效时，时计时器置数，从20时开始计数，到23时回到0，并且从enhour输出一个高电平。
4、星期计时器（day1）（Endtime为1us）
在星期计时器的clkd输入一个周期为5ns的时钟信号；清0端（reset）前面一小段（100ns）为低电平，后面均为高电平；置数端（set）前面一小段（200ns）为低电平，后面均为高电平；星期重置端（d1）可设置数值为4（星期四），保存波形图，进行仿真，产生如下波形：
见相册“EDA课程设计论文-数字钟-仿真波形”图6
由上述波形可以清楚的看到：
当清0信号（reset）无效时，星期计时器置数，从星期四开始计数，到星期六时回到0。
5、报时模块（alarm1）
清0端（reset）前面一小段（200ns）为低电平，后面均为高电平；设置min的值，使其分别为……58分、59分、00分、01分、02分、03分……，保存波形图，进行仿真，产生如下波形：
见相册“EDA课程设计论文-数字钟-仿真波形”图7
由上述波形可以清楚的看到：
alarm在0分时输出高电平，并且持续至min不为0。
6、系统总调试（topclock）（Endtime为10us）
在秒计时器的clk输入一个周期为5ns的时钟信号；清0端（reset）前面一小段（40ns）为低电平，后面均为高电平；置数端（set）前面一小段（60ns）为低电平，后面均为高电平；秒重置端（s1）可设置数值为50秒，分重置端（m1）可设置数值为57分,时重置端（h1）可设置数值为23时,星期重置端（d1）可设置数值为6（星期六）；保存波形图，进行仿真，产生如下波形：
见相册“EDA课程设计论文-数字钟-仿真波形”图8
由上述波形可以清楚的看到：
当reset为0时，数字钟清0；当set为1时，数字钟置数，其值为星期六、23时、57分、50秒。
见相册“EDA课程设计论文-数字钟-仿真波形”图9
由上述波形可以清楚的看到：
秒计时器开始计时，当到达59秒后，秒计时器sec又从0开始计时，同时分钟min加了1，为58分。
见相册“EDA课程设计论文-数字钟-仿真波形”图10
由上述波形可以清楚的看到：
分计时器开始计时，当到达59分后，分计时器min又从0开始计时，同时小时hour加了1，为24时，即时计时器hour也又从0开始计时，而此时星期计时器day也由6加1后回0，又从0开始计时。
当分计时器min为0时，alarm输出一个高电平，持续直到分计时器min的值为1。
六、结论
由上调试过程可知，该数字钟实现了计时、重置时间、整点报时三大功能。
在给数字钟重置时间后，数字钟便开始从所置的时间计时，到达59秒时，秒计时器回到0秒，并且给分钟加1；当到达59分时，分计时器回到0分钟，并且给小时加1；当到达23小时时，时计时器回到0小时，并且给星期加1；当到达星期六时，星期计时器又回到0。
当到达59分，分计时器回到0时，报时装置输出高电平，并且持续一段时间，直到分计时器的值不为0。
七、感想
通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。
特别是当每一个子模块编写调试成功时，心里特别的开心。
但是在编写顶层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错误和警告，排除困难后，程序编译就通过了，心里终于舒了一口气。
在波形仿真时，也遇到了一点困难,想要的结果不能在波形上得到正确的显示:
在设定输入的时钟信号后，数字钟开始计数，但是始终看不到小时、星期的循环计数。
后来，在数十次的调试之后，才发现是因为输入的时钟信号对于小时、星期来说太短了。
经过屡次调试，终于找到了比较合适的输入数值：
分钟的初始值可以设为57（58、59都可以），小时的初始值可以设为23，星期的初始值可以设为6，这样，仿真之后，就能清楚的看出分钟、小时、星期的循环计数。
另外，Endtime的值需要设置的长一点：
10us左右，输入的时钟周期值要设置的短一点：
5ns左右。
总的来说，这次设计的数字钟还是比较成功的，有点小小的成就感，终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，同时，对未来有了更多的信心。
浅谈EDA技术及应用课程教学
2006年第6期（3月下总第92期）
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