位同步信号提取电路功能模块的设计与建模.doc
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武汉理工大学《通信原理》课程设计说明书
学号：
课程设计
题目
位同步信号提取电路功能模块的设计与建模
学院
信息工程学院
专业
班级
姓名
指导教师
2015年12月31日
课程设计任务书
学生姓名：
专业班级：
指导教师：
工作单位：
信息工程学院
题目:
位同步信号提取电路功能模块的设计与建模
初始条件：
（1）MAXPLUSII、QuartusII、ISE等软件；
（2）课程设计辅导书：
《通信原理课程设计指导》
（3）先修课程：
数字电子技术、模拟电子技术、电子设计EDA、通信原理。
要求完成的主要任务:
（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）
（1）课程设计时间：
一周；
（2）课程设计题目：
位同步信号提取电路功能模块的设计与建模；
（3）本课程设计统一技术要求：
按照要求题目进行逻辑分析，掌握锁相法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；
（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；
（5）写出本次课程设计的心得体会（至少500字）。
时间安排：
第17周
参考文献：
段吉海.数字通信系统建模与设计.北京：
电子工业出版社，2004
江国强.EDA技术与应用.北京：
电子工业出版社，2010
JohnG.Proakis.DigitalCommunications.北京：
电子工业出版社，2011
指导教师签名：
年月日
系主任（或责任教师）签名：
年月日
目录
摘要 1
Abstract 2
1QuartusII软件介绍 3
2设计原理 4
2.1位同步原理 4
2.2数字锁相环的原理与方框图 5
3设计思路 6
4电路仿真 8
4.1码型变换模块 8
4.2鉴相模块 10
4.3控制调节模块 11
5总电路图与运行结果 12
5.1总电路图 12
5.2仿真总结 13
6心得体会 16
参考文献 17
附录 18
分频器VHDL语言程序 18
移位寄存器VHDL语言程序 19
本科生课程设计成绩评定表 24
摘要
同步是通信系统中一个非常重要的实际问题。
在同步通信系统中,同步系统性能的降低会导致通信系统性能的降低,甚至使通信系统不能正常工作，故位同步提取是一个十分重要的课题，实现位同步的方法主要有外同步法和自同步法两种。
目前，在数字通信系统中，常采用数字锁相法来提取位同步信号。
位同步锁相法的基本原理是在接收端利用鉴相器比较接收码元和本地时钟产生的位同步信号的相位,若两者不一致（超前或滞后）,鉴相器就产生误差信号,并通过控制器调整位同步信号的相位,直至获得准确的位同步信号为止。
在本次课程设计中，我们根据锁相环位同步提取技术的原理,并用VHDL语言编程实现,在QuartusII下编译仿真通过,给出仿真波形图。
经分析该设计稳定可靠,且能够完成要求。
关键词：
位同步；数字锁相环；Quartus II
Abstract
Synchronizationisaveryimportantpracticalprobleminthecommunicationsystem.Inthecommunicationsystem,synchronoussystemfunction′slowerwillcausecommunicationsystemfunctiontolower,evenmakingthecommunicationsystemcan′tworknormally.Therefore,abitsynchronousextractionisaveryimportanttopic，Toachieveasynchronizedmethodmainlyhastwokindsofexternalsynchronizationmethodandthesynchronizationmethod.Atpresent,digitalphaselockingmethodisoftenusedtoextractasyncsignalinthedigitalcommunicationsystem.Asynchronousphaselockmethodisthebasicprincipleofusingphasediscriminatorisatthereceivingendreceivesthecodeandthelocalclockofasyncsignalphase,ifbothinconsistent（advanceordelay）,phasediscriminatoriserrorsignal,andadjustedbythecontrollerasyncsignalphase,untilobtainaccurateasyncsignal.Inthecurriculumdesign,weusedthewayofgettingtechnologyofBitsynchronizationsignal,whichprogrammedwithVHDL,andcompiledandsimulatedwithQuartusII,thengivesthechartofwavesimulation.Thedesigniswellwithreliability,andcancompletetherequestthroughtheanalysis.
Keywords:
Bitsynchronization;DPL;Quartus II
1QuartusII软件介绍
Quartus II 即可编程逻辑器件开发软件，是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）
等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。
具有运行速度快，界面统一，功能集中，易学易用等特点。
QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。
对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
此外，QuartusII通过和DSPBuilder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
MaxplusII作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。
目前Altera已经停止了对MaxplusII的更新支持，QuartusII与之相比不仅仅是支持器件类型的丰富和图形界面的改变。
Altera在QuartusII中包含了许多诸如SignalTapII、ChipEditor和RTLViewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII友好的图形界面及简便的使用方法。
AlteraQuartusII作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
2设计原理
2.1位同步原理
数据通信双方的计算机在时钟频率上存在差异，而这种差异将导致不同的计算机的时钟周期的微小误差。
尽管这种差异是微小的，但在大量的数据传输过程中，这种微小误差的积累足以造成传输的错误。
因此，在数据通信中，首先要解决的是收发双方计算机的时钟频率的一致性问题。
一般方法是，要求接收端根据发送端发送数据的起止时间和时钟频率，来校正自己的时间基准和时钟频率，这个过程叫位同步。
可见，位同步的目的是使接收端接收的每一位信息都与发送端保持同步。
目前实现位同步的方法主要有外同步法和自同步法两种。
一般而言，自同步法应用较多。
外同步法需要另外专门传输位同步信息。
自同步法则是从信号码元中提取其包含的位同步信息。
自同步法又可以分为两种，即开环同步法和闭环同步法。
开环法采用对输入码元做某种变换的方法提取位同步信息。
闭环法则用比较本地时钟和输入信号的方法，将本地时钟锁定在输入信号上。
闭环法更为准确，但是也更为复杂。
位同步不准确将引起误码率增大。
2.2数字锁相环的原理与方框图
位同步锁相法的基本原理是在接收端利用鉴相器比较接收码元和本地时钟产生的位同步信号的相位,若两者不一致（超前或滞后）,鉴相器就产生误差信号,并通过控制器调整位同步信号的相位,直至获得准确的位同步信号为止。
图2.1数字锁相法位同步提取原理框图
在图2.2中可清楚地理解添扣脉冲的原理。
图2.2添扣脉冲原理框图
3设计思路
图3.1思路流程图
本次课设对位同步信号采用数字锁相环法提取，数字锁相环的主要特点是鉴相信号为数字信号，鉴相输出也是数字信号，即环路误差电压是量化的，没有模拟环路滤波器。
由于数字锁相环的输入是经过微分和全波整流后的信号，故这种数字锁相环也称为微分整流型数字锁相环，其原理框图如上图所示。
数字锁相器由本地晶振、分频器、相位比较器和调节控制器所组成。
其中调节控制器包括扣除脉冲和附加脉冲电路。
晶振经过整形后变为周期性脉冲,然后再送入分频器,输出位同步脉冲序列。
若接收码元的速率为F（波特）,则要求位同步脉冲的重复速率也为F（Hz）。
这里,晶振的的频率设计为nF（Hz）,整形后输出的频率为nF（Hz）的窄脉冲,经n次分频后就可以得到重复频率为F（Hz）的位同步信号。
如果接收端晶振输出经过n次分频后,不能准确地和码元同频同相就需要进行调整。
调整的原理是根据相位比较器输出的误差信号,通过控制器进行调整。
各部分的作用如下：
码型变换器完成解调出的基带NRZ码到RZ码的变换，使鉴相输入信号X含有位同步离散谱分量。
鉴相器用于检测信号X与输出位同步信号（分频输出D）相位间的超前、滞后关系，并以量化形式提供表示实时相位误差的超前脉冲F和滞后脉冲G，供控制调节器使用。
当分频输出位同步信号D相位超前与信号X时，鉴相器输出超前脉冲F（低电平有效）；反之，则输出滞后脉冲G（高电平有效），二者均为窄脉冲。
控制调节器的作用是根据鉴相器输出的误差指示脉冲，在信号D与信号X没有达到同频与同相时调节信号D的相位。
高稳定晶振源输出180°相位差、重复频率为nf0的A、B两路窄脉冲序列作为控制调节器的输入，经n分频后输出重复频率为f0的被调位同步信号D，它与信号X在鉴相器中比相。
因超前脉冲F低电平有效并作用于扣除门（与门），平时扣除门总是让脉冲序列A通过，故扣除门为常开门，又因滞后脉冲G高电平有效并作用于附加门（与门），平时附加门总是对序列B关闭的，故附加门为常闭门。
当信号D的相位超前与信号X的相位时，鉴相器输出窄的低电平超前脉冲F，扣除门（与门）将从脉冲序列A中扣除一个窄脉冲，则n分频器输出信号D的相位就推迟了Ts /n（相移360°/n），信号D的瞬时频率也被调低；当信号D的相位滞后于信号X的相位时，鉴相器输出窄的高电平滞后脉冲G，附加门（与门）此时打开让脉冲序列B（与脉冲序列A保持180°固定相差）中的一个脉冲通过，经或门插进来自扣除门输出的脉冲序列A中，则分频器输入多插入的这个脉冲使n分频器输出信号的D相位提前了Ts /n（相移360°/n），信号D的瞬时频率则被提高。
由此可见，环路对信号D相位和频率的控制调节是通过对n分频器输入脉冲序列步进式加、减脉冲实现的，经环路的这种反复调节，最终可达到相位锁定，从而提取出位同步信号。
4电路仿真
4.1码型变换模块
码型变换的主要模块为微分器微分器的建模符号如图4.1所示，图中a为码元输入；clk为时钟输入；out2为微分后的码元输出。
图4.1微分器建模符号
微分器的顶层电路如图5所示。
整个微分器由异或门、与门和由D触发器构成的移位寄存器组成。
触发器（英语：
Flip-flop,FF，台湾译作正反器），学名双稳态多谐振荡器（BistableMultivibrator），是一种应用在数字电路上具有记忆功能的循序逻辑组件，可记录二进位制数字信号“1”和“0”。
触发器是构成时序逻辑电路以及各种复杂数字系统的基本逻辑单元。
触发器的线路图由逻辑门组合而成，其结构均由SR锁存器派生而来（广义的触发器包括锁存器）。
触发器可以处理输入、输出信号和时钟频率之间的相互影响。
在本次课程设计中，我们使用了边沿D触发器，电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。
如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。
而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器。
其功能是实现由非归零码向归零码转换，相当于对非归零码进行微分。
移位寄存器具体电路组成如图4.2所示。
图4.2微分器顶层电路图
图4.3微分器顶层RTL模型
图4.4移位寄存器电路图
4.2鉴相模块
鉴相器包括数字微分器和两个与门。
本地时钟信号和接收码元通过与门进行相位比较，从超前门输出本地相位超前的信号，从滞后门输出本地相位滞后的信号。
超前与滞后信号分别送给常开门和常闭门。
图4.5鉴相模块电路图
4.3控制调节模块
以下为控制调节模块的构成。
图4.6调节控制模块的电路图
振荡器简单地说就是一个频率源，一般用在锁相环中。
详细说就是一个不需要外信号激励、自身就可以将直流电能转化为交流电能的装置。
一般分为正反馈和负阻型两种。
所谓“振荡”，其涵义就暗指交流，振荡器包含了一个从不振荡到振荡的过程和功能。
能够完成从直流电能到交流电能的转化，这样的装置就可以称为“振荡器”。
分频器的分频系数与提取的时钟频率及本地高频晶振频率有关。
一般欲实现占空比为50%的偶数N分频，一般来说有两种方案：
一是当计数器计数到N/2-1时，将输出电平进行一次翻转，同时给计数器一个复位信号，如此循环下去；二是当计数器输出为0到N/2-1时。
时钟输出为0或1，计数器输出为N/2到N-1时，时钟输出为1或0，当计数器计数到N-1时，复位计数器，如此循环下去，第一种方案只能用于50%占空比，第二种方案可有限度的调占空比。
图4.7分频器模型图
5总电路图与运行结果
5.1总电路图
图5.1总电路图
5.2仿真总结
图5.2微分器输出波形图
波形分析：
clk为输入时钟信号，a为输入信号，out2为微分器输出信号。
根据波形图分析可得：
微分器将非归零码变成归零码，是因为归零码含有定时信息。
图5.3鉴相模块电路图
波形分析：
分频器输出的信号经鉴相器鉴别与输入信号相位是否一致，若相位超前，则鉴相器输出超前脉冲f；反之，鉴相器输出滞后脉冲g。
图5.4振荡器输出的波形图
波形分析：
振荡器产生频率相同，相位相差180°的两个窄带脉冲序列，即outa与outb。
图5.5分频器输出波形图
波形分析：
分频器的分频系数与提取的时钟频率及本地高频晶振频率有关。
分频器输入频率是分频器输出频率的60倍，晶振的频率是分频器输出频率的120倍。
从实际电路可以看出，分频器的输入是根据鉴相器两个端口的值决定的。
当两个鉴相器输出端口均为低电平即无超前或滞后窄带脉冲时，分频器输入也是低电平；当两个输出端口都是高电平时，分频器输入是高频率波形；当一个端口是高电平，另一个端口是低电平时，分频器输出波形就是低频率的波形。
分频器的输出是由输入频率决定的，即输入频率为高频率时，分频器输出为低电平；输入信号为低频率或低电平时，分频器输出为高电平。
图5.6总输出波形图
波形分析：
clk_in为输入时钟信号，a为输入信号，out2为微分器输出信号，q为振荡器部分D触发器输出，outa与outb分别为振荡器振荡器输出的窄带脉冲，其中outbb为outb的非，f为超前脉冲，ff为f的非，g为滞后脉冲，fenpinqi1为分频器输入信号，fenpinqi2为分频器输出信号，clk_out为输出信号。
由运行结果的波形图可知，out2与a的幅度、相位一致；fenpinqi1的相位与输fenpinqi2的相位相反；clk_out与a保持同步。
当鉴相器产生超前脉冲时，f为低电平，ff为高电平，与振荡器产生的窄带脉冲a相与，使分频器输入信号为a窄带脉冲；当鉴相器产生滞后脉冲g时，与振荡器产生的窄带脉冲b相与，使分频器分频器输入信号为a与b非信号相异或的信号。
又由于分频器的输出是由输入频率决定的，即输入频率为高频率时，分频器输出为低电平；输入信号为低频率或低电平时，分频器输出为高电平。
所以得到了fenpinqi2。
根据总电路图可知，out2为fenpinqi2的非，所以得到了out2。
运行结果体现了位同步的调制，验证了实验的正确性。
6心得体会
通过这次课程设计，加深了我对位同步这一知识点的理解。
现在我了解到位同步分为外同步法与自同步法。
外同步是一种利用辅助信息同步的方法，即需要在传输的信号中另外加入包含定时信息的导频信号。
自同步法，它不需要辅助同步信息，而是直接从接收的信号序列中提取码元定时信息。
显然，这种方法要求接收信号中含有码元定时信息。
在本次课设中，我运用了自同步中的数字锁相法来实现对位同步信号的设计与建模。
通过这一周课程设计，我掌握了QuartusII软件的应用方法，并熟悉了位同步的原理与位同步各个流程单元的作用。
本次课设主要要求我们的是对QuartusII这一软件的应用，以及对位同步原理的掌握。
在本次课程设计中，我们将整个位同步电路划分成码型变换器、鉴相器、控制调节器三大模块。
码型变换的作用就是将NRZ码变换成RZ码，其中微分器较为复杂，它由移位寄存器为主要部分组成，而移位寄存器由十个D触发器组成。
于是，我们先画出这一部分的电路图，然后运用QuartusII自动生成代码。
最后生成波形，观察是否符合理论的结果。
刚开始几次，我们的输出波形总是错误的，最后发现我们的移位寄存器的D触发器少用了两个。
在改正过后，通过观察微分器的输出波形，终于成功了。
在控制调节模块中，分频器与振荡器就是其中的重要组成部分，在分频器这一部分我们是先编写代码，然后运用QuartusII使其自动生成电路图。
通过这次课程设计，让我更加深刻了解课本知识，和以往对知识的疏忽得以补充，在课程设计中遇到了一些问题，例如：
微分器，但经过我们的努力，都一一解决。
这次课程设计给我相当的基础知识，为我打下了良好的基础。
参考文献
[1]段吉海.数字通信系统建模与设计.北京：
电子工业出版社，2004.
[2]江国强.EDA技术与应用. 北京：
电子工业出版社，2010.
[3]刘泉、江雪梅，信号与系统，高等教育出版社，2006.
[4]John G. Proakis.Digital Communications. 北京：
电子工业出版社，2011.
[5]高西全，丁玉美.数字信号处理（第三版）学习指导，西安科技大学出版社，2001.
[6]王虹,通信系统原理.北京：
国防工业出版社，2014.
附录
分频器VHDL语言程序
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_arith.all;
entitycounter66is
port（clk:
instd_logic;
qou:
outstd_logic）;
endcounter66;
architecturebehaveofcounter66is
signalcountq_temp:
integerrange0to29;
signalcountq:
std_logic;
Begin
Process（clk）
Begin
Ifclk'eventandclk='1'then
Ifcountq_temp<29then
countq_temp<=countq_temp+1;
Elsecountq_temp<=0;
countq<=notcountq;
endif;
endif;
endprocess;
qou<=countq;
endbehave;
移位寄存器VHDL语言程序
LIBRARYieee;
USEieee.std_logic_1164.all;
LIBRARYwork;
ENTITYshlef10IS
PORT（ codein:
INSTD_LOGIC;
clkin:
INSTD_LOGIC;
codeout:
OUTSTD_LOGIC）;
ENDshlef10;
ARCHITECTUREbdf_typeOFshlef10IS
SIGNAL SYNTHESIZED_WIRE_20:
STD_LOGIC;
SIGNAL DFF_inst9:
S
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