硬件设计术语简称Word文件下载.docx

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11.FPGA与CPLD的异同点

BOM（BillOfMaterial）,是制造业管理的重点之一,简单的定义就是“记载产品组成所需使用材料的表”。

以一个新产品的诞生来看:

首先是创意与可行**研究的初期过程,接下来的过程就是初步的工程技术分析与原型产品的设计,等到原型产品比较稳定后,经过自制或外购分析（MakeorBuyAnalysisandDecision）后就会产生第一版的工程料表（EBOM,EngineeringBOM）。

到正式量产之前,第一版的生产料表（PBOM,ProductionBOM）必须要先完成,以便企业内的相关部门有所遵循。

在此之后,就进入了正常的例行维护阶段。

2.什么是LDO（低压降）稳压器?

LDO是一种线**稳压器。

线**稳压器使用在其线**区域内运行的晶体管或FET,从应用的输入电压中减去超额的电压,产生经过调节的输出电压。

所谓压降电压,是指稳压器将输出电压维持在其额定值上下100mV之内所需的输入电压与输出电压差额的最小值。

正输出电压的LDO（低压降）稳压器通常使用功率晶体管（也称为传递设备）作为PNP。

这种晶体管允许饱和,所以稳压器可以有一个非常低的压降电压,通常为200mV左右;

与之相比,使用NPN复合电源晶体管的传统线**稳压器的压降为2V左右。

负输出LDO使用NPN作为它的传递设备,其运行模式与正输出LDO的PNP设备类似。

更新的发展使用CMOS功率晶体管,它能够提供最低的压降电压。

使用CMOS,通过稳压器的唯一电压压降是电源设备负载电流的ON电阻造成的。

如果负载较小,这种方式产生的压降只有几十毫伏。

电容的等效串联电阻,越低的话Q值越小。

Transistor-TransistorLogic晶体管-晶体管逻辑电路（双极**型电路,指包含电子和空**两种极**的载流子）

MOS（Metal-OxideSemiconductor金属-氧化物半导体场效应管,单极**）有增强型和耗尽型两种,主要是以下三类

P沟道增强型管构成的PMOS电路

N沟道增强型管构成的NMOS电路

PMOS和NMOS构成的CMOS（互补MOS,ComplementaryMetal-Oxide-SemiconductorTransistor互补型金属氧化物半导体）电路

集电极开路门（集电极开路OC或源极开路OD）

open-drain是漏极开路输出的意思,相当于集电极开路（open-collector）输出,即ttl中的集电极开路（oc）输出。

一般用于线或、线与,也有的用于电流驱动。

open-drain是对mos管而言,open-collector是对双极型管而言,在用法上没啥区别。

开漏形式的电路有以下几个特点：

a.利用外部电路的驱动能力,减少IC内部的驱动。

或驱动比芯片电源电压高的负载.

b.可以将多个开漏输出的Pin,连接到一条线上。

通过一只上拉电阻,在不增加任何器件的情况下,形成“与逻辑”关系。

这也是I2C,SMBus等总线判断总线占用状态的原理。

如果作为输出必须接上拉电阻。

接容**负载时,下降延是芯片内的晶体管,是有源驱动,速度较快;

上升延是无源的外接电阻,速度慢。

如果要求速度高电阻选择要小,功耗会大。

所以负载电阻的选择要兼顾功耗和速度。

c.可以利用改变上拉电源的电压,改变传输电平。

例如加上上拉电阻就可以提供TTL/CMOS电平输出等。

d.开漏Pin不连接外部的上拉电阻,则只能输出低电平。

一般来说,开漏是用来连接不同电平的器件,匹配电平用的。

正常的CMOS输出级是上、下两个管子,把上面的管子去掉就是OPEN-DRAIN了。

这种输出的主要目的有两个：

电平转换和线与。

由于漏级开路,所以后级电路必须接一上拉电阻,上拉电阻的电源电压就可以决定输出电平。

这样你就可以进行任意电平的转换了。

线与功能主要用于有多个电路对同一信号进行拉低**作的场合,如果本电路不想拉低,就输出高电平,因为OPEN-DRAIN上面的管子被拿掉,高电平是靠外接的上拉电阻实现的。

（而正常的CMOS输出级,如果出现一个输出为高另外一个为低时,等于电源短路。

）

OPEN-DRAIN提供了灵活的输出方式,但是也有其弱点,就是带来上升沿的延时。

因为上升沿是通过外接上拉无源电阻对负载充电,所以当电阻选择小时延时就小,但功耗大;

反之延时大功耗小。

所以如果对延时有要求,则建议用下降沿输出。

7.什么是线或逻辑与线与逻辑？

在一个结点（线）上,连接一个上拉电阻到电源VCC或VDD和n个NPN或NMOS晶体管的集电极C或漏极D,这些晶体管的发射极E或源极S都接到地线上,只要有一个晶体管饱和,这个结点（线）就被拉到地线电平上.

因为这些晶体管的基极注入电流（NPN）或栅极加上高电平（NMOS）,晶体管就会饱和,所以这些基极或栅极对这个结点（线）的关系是或非NOR逻辑.如果这个结点后面加一个反相器,就是或OR逻辑.如果用下拉电阻和PNP或PMOS管就可以构成与非NAND逻辑,或用负逻辑关系转换与/或逻辑.

这些晶体管常常是一些逻辑电路的集电极开路OC或源极开路OD输出端.这种逻辑通常称为线与/线或逻辑,当你看到一些芯片的OC或OD输出端连在一起,而有一个上拉电阻时,这就是线或/线与了,但有时上拉电阻做在芯片的输入端内.

顺便提示如果不是OC或OD芯片的输出端是不可以连在一起的,总线BUS上的双向输出端连在一起是有管理的,同时只能有一个作输出,而其他是高阻态只能输入.

一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止.要实现线与需要用OC（opencollector）门电路.如果输出级的有两个三极管,始终处于一个导通、一个截止的状态,也就是两个**管推挽相连,这样的电路结构称为推拉式电路或图腾柱（Totem-pole）输出电路（可惜,图无法贴上）。

当输出低电平时,也就是下级负载门输入低电平时,输出端的电流将是下级门灌入T4;

当输出高电平时,也就是下级负载门输入高电平时,输出端的电流将是下级门从本级电源经T3、D1拉出。

这样一来,输出高低电平时,T3一路和T4一路将交替工作,从而减低了功耗,提高了每个管的承受能力。

又由于不论走哪一路,管子导通电阻都很小,使RC常数很小,转变速度很快。

因此,推拉式输出级既提高电路的负载能力,又提高开关速度。

供你参考。

是两个参数相同的三极管或MOSFET,以推挽方式存在于电路中,各负责正负半周的波形放大任务,电路工作时,两只对称的功率开关管每次只有一个导通,所以导通损耗小效率高。

输出既可以向负载灌电流,也可以从负载抽取电流。

推挽电路是两不同极**晶体管输出电路无输出变压器（有OTL、OCL等）。

是兩個參數相同的三極管或MOSFET,以退晚方式存在於電路中,各負責正負半周的波形放大任務

MCU（MicroControllerUnit）,又称单片微型计算机（SingleChipMicrocomputer）,简称单片机,是指随着大规模集成电路的出现及其发展,将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上,形成芯片级的计算机。

MCU按其存储器类型可分为MASK（掩模）ROM、OTP（一次**可编程）ROM、FLASHROM等类型。

MASKROM的MCU价格便宜,但程序在出厂时已经固化,适合程序固定不变的应用场合;

FALSHROM的MCU程序可以反复擦写,灵活**很强,但价格较高,适合对价格不敏感的应用场合或做开发用途;

OTPROM的MCU价格介于前两者之间,同时又拥有一次**可编程能力,适合既要求一定灵活**,又要求低成本的应用场合,尤其是功能不断翻新、需要迅速量产的电子产品。

RISC,精简指令集计算机,指的是CPU指令集的一种。

RISC指令集的每条指令简单,执行的动作更少,但整体的时钟速度可以很高,通常可以提高CPU**能。

CISC,复杂指令集计算机,指的是另一种CPU指令集。

CISC指令集的每条指令复杂,功能丰富,相对于RISC指令集,执行同一个功能所需的指令更少,而执行每条指令的时间会更长。

DSP（digitalsingnalprocessor）是一种独特的微处理器,是以数字信号来处理大量信息的器件。

其工作原理是接收模拟信号,转换为0或1的数字信号,再对数字信号进行修改、删除、强化,并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式。

DSP芯片,也称数字信号处理器,是一种特别适合于进行数字信号处理运算的微处理器具,其主机应用是实时快速地实现各种数字信号处理算法。

根据数字信号处理的要求,DSP芯片一般具有如下主要特点：

（1）在一个指令周期内可完成一次乘法和一次加法;

（2）程序和数据空间分开,可以同时访问指令和数据;

（3）片内具有快速RAM,通常可通过独立的数据总线在两块中同时访问;

（4）具有低开销或无开销循环及跳转的硬件支持;

（5）快速的中断处理和硬件I/O支持;

（6）具有在单周期内**作的多个硬件地址产生器;

（7）可以并行执行多个**作;

（8）支持流水线**作,使取指、译**和执行等**作可以重叠执行。

当然,与通用微处理器相比,DSP芯片的其他通用功能相对较弱些。

FPGA是可编程ASIC。

ASIC:

专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。

根据一个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。

与门阵列等其它ASIC（ApplicationSpecificIC）相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。

a.逻辑单元的粒度不一样,设计灵活**不同。

FPGA逻辑单元的粒度比CPLD小,因此设计更为灵活。

b.FPGA芯片的逻辑门密度比CPLD芯片高

c.FPGA芯片更适合时序逻辑，CPLD芯片更适合组合逻辑

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