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模电数电笔试题汇总
模拟电路面试题集锦2007
1、基尔霍夫定理的内容是什么？
基尔霍夫定律包括电流定律和电压定律
电流定律：
在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。
电压定律：
在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。
2、描述反馈电路的概念，列举他们的应用。
反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。
反馈的类型有：
电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
负反馈的优点：
降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。
电压负反馈的特点：
电路的输出电压趋向于维持恒定。
电流负反馈的特点：
电路的输出电流趋向于维持恒定。
3、有源滤波器和无源滤波器的区别
无源滤波器：
这种电路主要有无源元件R、L和C组成
有源滤波器：
集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。
集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。
但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。
数字电路
1、同步电路和异步电路的区别是什么？
同步电路：
存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：
电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
2、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
将两个门电路的输出端并联以实现与逻辑的功能成为线与。
在硬件上，要用OC门来实现，同时在输出端口加一个上拉电阻，由于不用OC门可能使灌电流过大，而烧坏逻辑门。
3、解释setup和holdtimeviolation，画图说明，并说明解决办法。
（威盛VIA2003.11.06上海笔试试题）
Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
如果holdtime不够，数据同样不能被打入触发器。
建立时间（SetupTime）和保持时间（Holdtime）。
建立时间是指在时钟边沿前，数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
4、什么是竞争与冒险现象？
怎样判断？
如何消除？
（汉王笔试）
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：
一是添加布尔式的消去项，二是在芯片外部加电容。
5、名词：
SRAM、SSRAM、SDRAM
SRAM：
静态RAM
DRAM：
动态RAM
SSRAM：
SynchronousStaticRandomAccessMemory同步静态随机访问存储器。
它的一种类型的SRAM。
SSRAM的所有访问都在时钟的上升/下降沿启动。
地址、数据输入和其它控制信号均于时钟信号相关。
这一点与异步SRAM不同，异步SRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。
SDRAM：
SynchronousDRAM同步动态随机存储器
6、FPGA和ASIC的概念，他们的区别。
（未知）
（在当今的电子设备中集成电路的应用已经越来越广泛，几乎涉及到每一种电子设备中。
集成电路按其实现技术可以分为2大类：
可编程逻辑器件（包括CPLD和FPGA等）和专用集成电路（ASIC）。
下面我们分别从这2类集成电路的特点和如何使用这2类集成电路来实现我们的设计需求来进行比较，以为我们以后的系统设计提供借鉴。
首先我们以FPGA为代表比较可编程逻辑器件和ASIC，它们最大的区别就是FPGA在不知道使用者的具体需求之前就已经按一定的配置制造好了所有的电路，使用者再根据自己的设计需要选用其中的电路来使用，而ASIC是根据使用者的设计需求来制造其中的电路。
由于以上原因使得这2类集成电路具有如下特点：
ASIC由厂家定制，有比较低的单片生产成本，但却有很高的设计成本以及缓慢的上市时间；FPGA则具有高度的灵活性，低廉的设计成本以及适中的器件成本和快速的面世时间。
下面我们分别简单介绍使用ASIC和FPGA实现某一设计的的步骤：
要设计并生产一颗ASIC其流程大致如下：
首先是系统设计，这其中包括设计好系统的对外接口，系统内部大的模块划分，内部模块之间的接口确定，系统时钟的确定等等。
然后进行进一步的详细设计，这一步包括各个大模块内部的再次模块划分，内部小模块之间的接口确定等。
再下一步是进行RTL级编码，即使用硬件描述语言进行实际的电路的设计，类似于软件业的代码编写。
RTL级编码完成后进行RTL级仿真，如果功能正确那么下一步利用综合工具生成网表和SDF文件然后进行前仿真，如果前仿真没有问题即可进行布局布线，布局布线完成后再次提取网表和SDF文件，利用布局布线后的网表和SDF文件进行后仿真，如果后仿真也没有问题即可进行样片的生产。
样片生产完成后，将样片焊在调试电路板上与系统其它硬件和软件一起调试验证如果没有问题一片ASIC即告成功。
FPGA的设计过程和ASIC的设计过程在系统设计、详细设计和RTL级编码RTL级仿真阶段基本一样，但是经过综合生成网表后只需进行一次仿真即可，而且如果这次仿真通过即可使用烧录软件将设计输入FPGA母片中在调试电路板上进行系统级验证。
根据上面的介绍我们可以看出同一个设计使用FPGA实现比用ASIC实现可以节省一次后仿真和样片的生产2个步骤，根据不同的设计和工艺厂家这2个步骤通常需要6周或更长时间，如果需要量产那么如果使用ASIC那么第一批量产芯片还需要5周或更长时间。
，但如果样片出错就至少还需要6周或更长时间，所以从产品的时间成本上来看FPGA具有比较大的优势，它大量用于生产至少可以比ASIC快3个月的时间。
这一点对于新产品迅速占领市场是至关重要的。
而且，如果产品需要升级或做一些比较小的调整，用FPGA实现是很方便的，只要将改动后的代码重新烧录进FPGA即可（一般设备可以保留下载口，这样甚至可以作到设备在现场的远程在线下载），但如果是ASIC产品则需要重新进行综合、前后仿真、样片生产测试和量产，这样的时间成本远大于FPGA产品，对于产品上未成熟时期或市场急需的产品这样的时间成本，和相应造成的人员成本和经济成本往往是不能接受的，而且产品在未大量现场应用时一般都会存在缺陷，如果采用ASIC设计的设备一旦出现由于ASIC的问题引发的故障则“用户很生气、后果很严重”，因为此时设备修改起来相当麻烦，您需要从新布板、从新设计、从新验证、甚至要从新化几个月的时间等待芯片厂家为您提供与现有ASIC管脚和功能以至协议完全不一样的芯片！
这还不是最严重的，更要命的是可能您将好不容易攻下的市场永远的失去了他还向您索赔！
呜呼哀哉！
而且因为ASIC的样片制造有一次性不返还的NRE费用，根据使用的不同工艺和设计规模大小，从几万到数十万甚至上百万美金不等，造成ASIC前期价格非常高，而一旦此颗芯片从技术到市场任何一个环节出现问题，那么我们不仅不能享受到SAIC价格优势带来的好处，我们还可能为其NRE费用买单，造成使用ASIC实现的成本远高于使用FPGA实现的经济成本。
当然ASIC还是尤其绝对优势的一面，比如当事实证明其ASIC相当成熟，则其最终单片成本普遍较FPGA产品低一些，而且它的一些应用也是FPGA可能永远无法实现的，比如用来实现大规模的CPU、DSP和支持多层协议的交换芯片等。
还有就是为追求小面积而要求非常高的集成度，如手机芯片等。
同时我们通过以上描述容易知道ASIC的一些固有劣势恰好是FPGA产品的优势所在，比如FPGA从开发到量产的时间短、可以在不改变设备硬件的情况下在线升级、可以为大企业实现个性化设计、价格适中等，但它也有其固有的缺点，如您不可能期望到系统级的FPGA产品售20RMB/片，也不能相信有厂家为您用FPGA定制您想要的CPU这类的玩笑。
从上面的比较可以看出来FPGA和ASIC各有各的优势在实际应用中应根据设计和产品的定位来选用。
但通过和大量应用工程师的交流，笔者了解到他们对FPGA产品有一些认识误区，笔者也在这里讨论一下。
首先有些工程师认为FPGA产品在稳定性上不如ASIC，其实，在实际运行中同样工艺生产的FPGA和ASIC的物理特征和稳定性是没有什么区别的。
用FPGA开发的产品对稳定性和运行环境的要求一点也不低，比如许多探测仪器、卫星、甚至前不久美国开发的深海海啸探测器中都大量的使用了FPGA产品。
这些系统对稳定性和运行环境的要求不可谓不高，说明FPGA产品的稳定性是可靠性是可以信赖的。
其次认为ASIC运行的速度要不FPGA更高，其实这个概念没错，但这只对频率非常高的设计而言，如CPU，在通常应用情况下而者没有区别，笔者就亲眼见过原来上海沪科公司的单板式底成本2。
5GSDH设备板子，上面核心器件几乎全部是FPGA设计，指标非常完美以至UT斯达康要花大价钱收购它，但后来因为对老大哥华为的威胁太大而被灭了。
另外由于工艺技术的发展，现在FPGA和ASIC有相互融合取长补短的趋势，混和芯片是新的发展趋势。
FPGA中内嵌丰富的通用电路，如CPU、RAM、PCI接口电路等等这样在提高了FPGA集成度的同时进一步加快了设计进度，同时减少了系统厂家的外围成本。
总之FPGA和ASIC产品的使用要根据产品的定位和设计需要来选用，ASIC产品适用于设计规模特别大，如CPU、DSP或多层交换芯片等，或者是应用于技术非常成熟且利润率非常低的产品，如家用电器和其它消费类电器，亦或是大量应用的通用器件如RAM、PHY等。
而FPGA产品适用于设计规模适中，产品要求快速占领市场，或产品需要灵活变动的特性设计等方面的产品，如PDH、2.5G以下SDH设备和大部分的接口转换芯片等。
当然具体使用那种产品来设计还要设计者充分考虑自己的产品定位来决定。
）
答案：
FPGA是可编程ASIC。
ASIC:
专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC（ApplicationSpecificIC）相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
7、什么叫做OTP片、掩膜片，两者的区别何在？
OTPmeansonetimeprogram，一次性编程
MTPmeansmultitimeprogram，多次性编程
OTP（OneTimeProgram）是MCU的一种存储器类型
MCU按其存储器类型可分为MASK（掩模）ROM、OTP（一次性可编程）ROM、FLASHROM等类型。
MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；
FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；
OTPROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。
8、单片机上电后没有运转，首先要检查什么？
首先应该确认电源电压是否正常。
用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的5V。
接下来就是检查复位引脚电压是否正常。
分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。
然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“X10”档。
另一个办法是测量复位状态下的IO口电平，按住复位键不放，然后测量IO口（没接外部上拉的P0口除外）的电压，看是否是高电平，如果不是高电平，则多半是因为晶振没有起振。
另外还要注意的地方是，如果使用片内ROM的话（大部分情况下如此，现在已经很少有用外部扩ROM的了），一定要将EA引脚拉高，否则会出现程序乱跑的情况。
有时用仿真器可以，而烧入片子不行，往往是因为EA引脚没拉高的缘故（当然，晶振没起振也是原因只一）。
经过上面几点的检查，一般即可排除故障了。
如果系统不稳定的话，有时是因为电源滤波不好导致的。
在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。
如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如220uF的。
遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好）。
10、你知道那些常用逻辑电平？
TTL与COMS电平可以直接互连吗？
（汉王笔试）
常用逻辑电平：
12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。
TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
11、如何解决亚稳态。
（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。
当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
12、IC设计中同步复位与异步复位的区别。
（南山之桥）
一、特点：
C$m&\q（`%zqGuest 同步复位：
顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。
否则，无法完成对系统的复位工作。
用Verilog描述如下：
8^!
VxZs`hGuest always@（posedgeclk）begin
.BLCja;fqeGuest if（!
Rst_n）
FG,iz&~!
aGuest ...EDA中国门户网站f;l9eMr'ggG
endEDA中国门户网站9o2_2T"F;Rw
异步复位：
它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。
用Verilog描述如下：
EDA中国门户网站.V4QY/jL
always@（posedgeclk,negedgeRst_n）beginEDA中国门户网站?
uPr[z
if（!
Rst_n）
E$P_H'M.W$WGuest ...
jk{Pe;J5}Guest endEDA中国门户网站9K?
k1zQhGb2K
二、各自的优缺点：
%v_]K1D-W;J7i8@Guest 1、总的来说，同步复位的优点大概有3条：
@lX%}3[0b9baGuest a、有利于仿真器的仿真。
g3^*o!
U\;MM$oGuest b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
}0Y9H,m）~Guest c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。
EDA中国门户网站nwdUGP.wk5k
他的缺点也有不少，主要有以下几条：
（MB2q'{ciX&CRFGuest a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。
同时还要考虑，诸如：
clkskew,组合逻辑路径延时,复位延时等因素。
Vs3tz$er^Guest b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。
EDA中国门户网站d5g$@{U4QR
2、对于异步复位来说，他的优点也有三条，都是相对应的：
EDA中国门户网站4y&zy9pt{:
}（m（tz
a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。
uKQ%o1MA5s6[H}Guest b、设计相对简单。
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X,spn9A0^5T]GGuest c、异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。
e'XO3aaLWGuest 缺点：
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a、在复位信号释放（release）的时候容易出现问题。
具体就是说：
倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。
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b、复位信号容易受到毛刺的影响。
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三、总结：
EDA中国门户网站#e[M'rs*zs
所以说，一般都推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。
这样就可以两全其美了。
在可编程芯片的内部，信号传输时需要时间的，即异步复位信号rst到达寄存器A和寄存器B的时间存在诧异，而时钟信号因为有专用的线路不受影响；
寄存器AB受到同步复位信号rst_syn时必须在时钟沿处采发生变化，这样对系统不会造成危害；而受到异步复位rst时，寄存器AB的输出马上发生改变，因为异步复位信号rst到达寄存器A和寄存器B的时间存在诧异所以AB的输出也不是同时变化的，更重要的是他们不再时钟沿上变化，这样后续逻辑可能会收到错误的结果，从而造成系统不稳定；
总之，在同步设计中尽量不要使用异步逻辑；
13、MOORE与MEELEY状态机的特征。
（南山之桥）
答：
两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。
摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。
在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。
即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。
从时序上看，Moore状态机属于同步输出状态机。
Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。
Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。
从时序上看，Mealy状态机属于异步输出状态机，它不依赖于时钟。
14、多时域设计中,如何处理信号跨时域。
（南山之桥）
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。
跨时域的信号要经过同步器同步，防止亚稳态传播。
例如：
时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。
这个同步器就是两级d触发器，其时钟为时钟域2的时钟。
这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。
这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。
所以通常只同步很少位数的信号。
比如控制信号，或地址。
当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。
如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。
我们可以在跨越ClockDomain时加上一个低电平使能的LockupLatch以确保Timing能正确无误。
15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。
（飞利浦－大唐笔试）
Delay16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。
组合逻辑电路最大延迟为T2max,最小为T2min。
问，触发器D2的建立时间T3和保持时间应满足什么条件。
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决
定最大时钟的因素，同时给出表达式。
（威盛VIA2003.11.06上海笔试试题）
18、说说静态、动态时序模拟的优缺点。
（威盛VIA2003.11.06上海笔试试题）
动态时序验证是在验证功能的同时验证时序，需要输入向量作为激励。
随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的50，且这种方法难以保证足够的覆盖率，因而对片上系统芯片设计已成为设计流程的瓶颈，所以必须有更有效的时序验证技术取代之。
动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型。
但是它也存在着比较明显的缺点：
首先是分析的速度比较慢；其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径（criticalpaths），因为输入矢量未必是对所有相关的路径都敏感的。
静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。
它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。
静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少。
它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节省多达20的设计时间。
因此，静态时序分析器在功能和性能上满足了全片分析的目的。
19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。
（威盛VIA2003.11.06）
关键：
将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。
（
需要改进的代码：
改进后的：
always@（a,late_data,c,d,sl）always@（a,late_data,c,d,sl）
beginbegin
out=1’b0;out_temp=0;
if（sl[0]）out=a;if（sl[0]）out_temp=a;
if（sl[1]）out=late_data;if（!
sl[2]）out_temp=c;
if（!
sl[2]）out=c;if（sl[3]）out_temp=d;
if（sl[3]）out=d;if（（sl[1]==1’b0）&&
end（sl[2]
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