第五章 常用时序逻辑电路Word文件下载.docx
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同计数器一样，移位寄存器也可用于设计序列信号发生器。
二、重点与难点
重点：
1．识别各种时序模块的国标符号和逻辑符号；
2．掌握常用同步与异步计数器的功能与特性；
3．掌握常用寄存器和移位寄存器的功能与特性；
4．熟练掌握用各种计数器和移位寄存器的典型应用。
难点：
1．国标符号的理解；
2．各种计数器、移位寄存器和中规模组合电路的综合运用。
三、考核题型与考核重点
1．概念与简答
题型为填空、判断和选择。
建议分配的分数为3～6分。
2．综合与设计
题型1为设计大于M=16的任意模计数器；
题型2为各种计数器、移位寄存器和中规模组合电路综合运用的分析和设计。
建议分配的分数为10～20分。
第二节典型题解
例题5.1由三片74290计数器组成的电路如例题5.1图所示。
试分析其功能。
解：
在3个74290计数器中，个位计数器输出74290
（1）接成3的代码（0011），十位计数器输出74290
（2）接成6的代码（0110），百位计数器输出74290（3）接成9的代码（1001），将这三个计数器的最大计数1状态代码通过六输入与非门连到RS触发器，当计数到最大值（963）时，计数器输出全部被置0，完成M=963计数的功能（M=9×
100+6×
10+3×
1=963），所以此电路为M=963的计数器。
方式
1
例题5.2试用74195及16选1数据选择器产生序列信号Z：
10111000（电路初始状态为0000）。
电路图如例题5.2图所示。
74195连接成扭环形计数器，其态序表如例题5.2表所示。
由于数据选择器的地址输入端A0A1A2A3依次连接到74195的Q0Q1Q2Q3，因而数据选择器的输出取决于Q0Q1Q2Q3所选择的对应输入端之值。
将要求产生的序列信号10111000依次与态序表的各行一一对应，可知应将D0、D3、D7、D15接到高电平，将D1、D8、D12、D14接到低电平，而其他输入端如何连接没有任何影响。
例题5.3例题5.3图（a）为8421BCD码编码逻辑电路图，8421BCD编码输入由按键操作完成。
试分析图中各部分电路的作用，并画出编码器工作波形。
例题5.3图（a）中74175的作用是实现暂存。
为使输入的8421BCD数码与时钟脉冲保持同步，并消除按键触点噪声的影响，数据输入寄存器这一操作由边沿触发器产生的单脉冲来完成。
寄存器74175在CP脉冲由0到1正跳变时刻接收输入端的数据，而CP脉冲为1或0时各输入端的状态均不被接收。
编码器的工作波形如例题5.3图（b）所示。
例题5.3图
例题5.4扫描显示电路如例题5.4图所示，试分析其工作原理。
例题5.4图中T450锁存器作显示器的“段”扫描信号寄存器，“位”扫描脉冲信号先由74161计数器进行计数，再经译码器74138译码后产生位驱动信号。
因此，扫描显示器在“段”扫描脉冲和“位”扫描脉冲的共同作用下实现了扫描显示。
Q6
第三节题解
自我检测题解
题5.1答：
从功能上讲，常用时序模块有计数器、寄存器和移位寄存器等。
题5.2答：
计数器的功能是对输入脉冲进行计数，它是用电路的不同状态来表示计数值。
计数器的模是指计算的脉冲数目的最大值。
题5.3答：
74161是异步清零，而74163是同步清零，所以74161清零动作快。
题5.4答：
移位寄存器分为单向移位寄存器和双向移位寄存器两种。
题5.5答：
8位移位寄存器串行输入时，经8个CP脉冲后，8位数码全部移入寄存器中，若该寄存器已存满8位数码，欲将其串行输出，则需经过8个CP脉冲后数码才能全部输出。
题5.6答：
有一个移位寄存器，高位在左，低位在右，欲将存放在移位寄存器中的十进制数乘上（4）10，则需将该移位寄存器中的数左移2位，需要2个移位脉冲。
题5.7答：
有一个移位寄存器，高位在左，低位在右，欲将存放在移位寄存器中的二进制数除以十进制数（16）10，则需将该移位寄存器中的数右移4位，需要4个移位脉冲。
题5.8答：
五个D触发器构成环形计数器，其计数长度为A。
（A）5；
（B）10；
（C）25；
（D）32。
题5.9答：
n级反馈移位寄存器产生的序列，不可能的循环长度是B。
（A）2n；
（B）>
2n；
（C）≤2n；
（D）<
2n。
题5.10答：
用反馈移位寄存器产生11101000序列，至少需要B个触发器。
（A）2；
（B）3；
（C）4；
（D）8。
题5.11答：
用C方式构成模8计数器的译码电路最简单。
（A）同步计数器；
（B）异步计数器；
（C）环形计数器；
（D）扭环形计数器。
题5.12答：
n级线性移位寄存器能产生的最大线性序列的循环长度是C。
（B）2n-1；
（C）2n-1；
（D）n。
题5.13答：
在时序模块的国际符号控制块中的输入端标有CT=0,表示D。
（A）当时钟有效时，触发器清零；
（B）当时钟上升沿时，触发器清零；
（C）当时钟下降沿时，触发器清零；
（D）触发器即刻清零。
题5.14答：
在时序模块的国际符号控制块中的总定义符为CTRDIV10，表示B。
（A）移位寄存器的模为10；
（B）计数器的模为10；
（C）计数器的模为16；
（D）以上三个答案都不对。
思考题题解
题5.1在使用某个中规模时序模块前，需要了解哪些内容？
答：
需要了解该时序模块的时钟、清零方式、置位方式、使能情况、移位或计数情况等。
题5.2一个512位移位寄存器用作延迟线，若时钟脉冲频率为4MHz，问数据通过该移位寄存器被延迟了多少时间？
数据要经过512个时钟脉冲才能通过该移位寄存器，所以数据通过该寄存器被延迟了128us。
题5.3在四则运算中，移位寄存器可完成哪几种运算？
每向左或向右移动一位，则可实现乘2或除2功能，所以移位寄存器可完成乘除两种运算。
题5.4同步清零和异步清零，同步置数和异步置数的区别是什么？
同步清零指在清零信号有效的条件下，需等到下一个时钟脉冲到来计数器才清零。
异步清零是只要清零信号有效则即刻清零。
同步置数指置数方式下，下一个时钟脉冲到来时，输出端反映输入端数据的状态。
异步置数指只要置数信号到来，计数器立即置数，无需等下一个时钟脉冲到来。
题5.5TTL集成电路74161与74163有什么不同，如果写出74163的VHDL程序，怎样修改74161的VHDL程序?
74161与74163唯一的不同是复位方式不同，若写出74163的VHDL程序,只需在74161的VHDL程序基础上，加上判断时钟的到来即可。
如：
IFCP=‘1’ANDCP′EVENT。
题5.6在时序模块的国标符号控制块中，相互关联方式有哪些?
在时序模块的国标符号控制块中。
有以下几种关联：
与、非、关联、控制、置位、复位、使能和工作模式。
题5.7计数器可作为数字分频用，从本质上讲，两者有何区别?
计数器和分频器从本质上讲，两者区别在于其作用上，计数器用电路的状态来反映计数值。
而分频器则利用状态的变化来反映输出频率与输入时钟脉冲间的比例关系。
题5.8试考虑有一个74161和一个4线-16线译码器设计一个4位12比特序列码发生器。
首先将74161接成12进制计数器。
再将74161的4个触发器输出端Q3Q2Q1Q0接在4线-16线译码器的4个地址输入端A3A2A1A0。
4线-16线译码器的输出配备四个多扇入的与门或与非门可以完成四个不同的逻辑函数，实际上也是4位12比特序列码发生器。
题5.9当设计两个1位十进制数相加，其和也是1位十进制数，并且显示七段发光管只有一个，你可能用到几个书中介绍的中规模时序模块？
有两种方法：
一种方法是用无记忆的组合电路，另一种方法是用时序电路。
（1）将十进制的加数和被加数输入到8线-3线编码器，其输出为两个4位二进制数。
将这两个4位二进制数送到4位二进制加法器的输入，其输出则为和，再通过显示译码器送到显示七段发光管。
这样的设计无记忆，只要将输入的加数和被加数按键放松，输出就不再显示和。
共用到中规模组合电路5块。
（2）第一次通过8线-3线编码器先输入被加数，用计数器记住第一次按键，并启动第一个寄存器，存入4位二进制加法器的输入端。
第二次通过8线-3线编码器输入加数，用计数器记住第二次按键，并启动第二个寄存器，存入4位二进制加法器的另一个输入端。
同时启动加法器，将和通过显示译码器送到显示七段发光管。
这样的设计有记忆，用到了计数器和寄存器，输出显示两位十进制的和。
共用到中规模组合电路7块。
题5.10在设计某些时序电路（例如计数器、移位寄存器连接的计数器）时，会由于种种原因落入非工作状态，你应该如何考虑电路设计方案？
（1）设置正确的复位信息；
（2）设置正确的预置信息；
（3）分析非工作状态，使其在有限个脉冲作用下进入工作状态。
习题题解
习题5.1习题5.1图为一片4位二进制同步计数器（74161或74163），试分析下列各种连接图，可构成模几计数器，并写出态序表。
CP
可以用如下两种方法：
（1）题目中已知芯片的名称，在手册中查找集成芯片的符号和功能表，再根据电路的连接分析电路功能。
（2）题目中已知芯片国标符号，根据符号可以知道集成芯片的的工作原理。
下面以第二种方式分析习题5.1图的功能。
首先观察总定性符号CTRDIV16，可知集成芯片是16进制计数器。
符号控制框上的CT=0说明低电平有效的异步清零，并观察外部给的高电平，可知清零无效。
习题5.1图电路的反馈信号反馈到符号控制框上的M1和M2，低电平有效的M1是关联到时序块的数据输入端。
当M1有效时，且CP时钟到来时，时序块的数据输入端的数据送到触发器的输出端。
当M2有效时计数器按二进制计数。
习题5.1表（c）
N
Q3Q2Q1Q0
2
3
4
5
6
7
8
9
10
11
12
13
0000
0001
0010
0100
0101
0110
0111
1000
1001
1010
1100
1101
1110
1111
以下按
（2）的原则分析习题5.1图。
习题5.1图（a）、（b）、（c）的态序表如习题5.1表（a）、（b）、（c）所示。
分析题5.1图（a）为模10计数器（M=10），题5.1图（b）为模12计数器（M=12），题5.1图（c）为模14计数器（M=14）。
习题5.2习题5.2图为一片4位二进制同步计数器（74161或74163），连成下面电路，试问可构成模几计数器，并写出态序表。
分析习题5.2图的方法和习题5.1图大致相同，所不同的是反馈到工作模式的信号不是由触发器的输出经组合电路反馈，而是从进位位经过非门反馈。
属于后N种状态计数的预置方法，其状态态序表如习题5.2表所示，可以看出M=12。
习题5.3用74193（双时钟可逆计数器）按习题5.3图所示外部连线，可构成模几计数器，写出态序表，并用VHDL语言实现习题5.3图功能。
习题5.3表习题5.3图态序表
QDQCQBQA
0011
符号控制框上的CT=0说明高电平有效的异步清零，并观察外部给的低电平，可知清零无效。
习题5.3图电路的反馈信号反馈到符号控制框上的G3，低电平有效的G3关联到时序块的数据输入，且和时钟CP无关，因此属于异步清零。
当此端信号为低电平时，时序块的数据输入端的数据送到触发器的输出端。
当G3无效时计数器按二进制计数，G1端接高电平，G2接时钟时，为减计数功能。
当计数到零时，BO输出为低电平。
其输出反馈到G3，并重新预置开始新的循环。
分析习题5.3图，得习题5.3表态序表，从态序表可以看出M=7。
用VHDL实现的习题5.3图如下。
LIBRARYieee;
USEieee.std_logic_1164.ALL;
USEieee.std_logic_unsigned.ALL;
ENTITYti53IS
PORT（cp:
INstd_logic;
q:
OUTstd_logic_vector（3DOWNTO0））;
ENDti53;
ARCHITECTUREti53_arcOFti53IS
SIGNALload_s:
std_logic:
='
0'
;
BEGIN
PROCESS（cp,load_s）
VARIABLEcnt:
std_logic_vector（3DOWNTO0）;
IF（load_s='
）THEN
cnt:
="
0111"
load_s<
='
1'
ENDIF;
IF（cp'
EVENTANDcp='
）THEN
IF（cnt="
0001"
load_s<
ELSE
=cnt-'
q<
=cnt;
ENDPROCESS;
ENDti53_arc;
习题5.4用74193按习题5.4图所示外部接线，可构成模几计数器。
习题5.4表习题5.4图态序表
1011
分析习题5.4图的方法和习题5.3图大致相同。
所不同的是当G3无效时计数器按二进制计数，G2端接高电平，G1接时钟时，为加计数功能。
当计数到“1111”时，CO输出为低电平。
分析习题5.4图，得态序表如习题5.4表所示，从态序表可以看出M=12。
习题5.5分析习题5.5图所示电路为模几计数器，并写出态序表。
从习题5.5图中的总定性符CTR了解到电路是计数器，且时序块的上部是二进制，而下部是五进制。
从控制块的Z3可知，当其有效时，关联到时序输出为9。
但此电路置9无效。
从控制块的CT=0可知，清零端信号有效时，触发器输出清零。
习题5.5表（b）
QAQDQCQB
习题5.5图（a）电路连成5421BCD码的输出形式，所以列出和分析态序表如习题5.5表（a）后,得到M=6，即模6计数器。
习题5.5图（b）电路也连成5421BCD码的输出形式，所以列出和分析态序表如习题5.5表（b）后，得到M=9,即模9计数器。
习题5.6试用74161构成M＝462计数器。
用三片74161用置位方式采用串并行进位结构，要预置的初态为4096－462＝3634＝111000110010，从3634到4095共462个状态，所以片
（1）预置数0010。
片
（2）预置数0011。
片（3）预置数1110，当计数器从该预置值计数到4096后，片（3）的进位输出经反相使各片重新预置，进入新一轮计数，电路如习图5.6图。
[8]
解本题还可利用并行进位结构、串行进位结构、用后462种状态的全并行结构等方法，请见参考文献[2]。
习题5.7试用74193构成
M＝176计数器。
用两片74193串行连
接如习题5.7图所示。
并用右片
的进位输出端CO作为置数控制
信号，连接到两个芯片的置数端
G3。
这时，计数器的模与置数N10
之间的关系为M=176=255-N10，
因此N10=79，即置数01001111。
由习题5.7图可见，每片计数器
内部是同步计数工作，两片之间是串联工作，所以这是一个并串行加法计数器。
假若要得到减法计数器，则根据M=N10=176，即置数10110000。
电路图请见参考文献[2]。
习题5.8试用74290采用8421BCD码形式构成M＝7计数器，并写出态序表。
用74290芯片采用8421BCD码，将QA接CPB，CPA接外部CP，并将QAQBQC信号经与门反馈到清零端，电路如习题5.8图所示。
态序表如习题5.8表所示。
CPB
习题5.9试分析习题5.9图所示计数器功能，并写出态序表。
C1
J=QCQB，K=QCQB，清零的一个输入端接在触发器的反相输出端Q。
若计数器从0000～0101状态计数，这时J=1，K=0，因而每来一个计数脉冲，触发器置1，而74290清零端接在触发器的Q=0，对计数工作无影响，计数器加1计数。
当计数器状态变到QDQCQBQA=0110时，QB=QC=1，则J=0，K=1，下一个时钟脉冲到来后触发器被置0，Q=1，故74290的输出状态变为0000，实现了七进制计数器。
态序表如习题5.9表所示。
可见，这种计数器的模与反馈状态数的关系为M=N+1，即反馈状态N=M-1。
例如，要构成九进制计数器，则N=9-1=8，故用QD反馈到触发器的J、K端。
习题5.10试用74290构成M=48计数器，并用VHDL语言实现。
因为10＜M=48＜100，应选用2片74290串联工作。
若设计数器按8421BCD码计数，则将Q0端和CPB端连接在一起。
将计数脉冲送到第
（1）片（低位片）的CPA端，第
（1）片的Q3连到第
（2）片（高位片）的CPA端。
由于M=48，与它相应的计数器状态为Q7Q6Q5Q4（第2片）=0100，Q3Q2Q1Q0（第1片）=1000，把第
（2）片的Q6和第
（1）片的Q3分别连到两个清零端，同时为使计数器计数工作，使置9端为低电平。
电路连接如习题5.10图所示。
实现习题5.10的VHDL程序如下：
USEieee.std_logic_arith.ALL;
ENTITYm48IS
OUTstd_logic_vector（7DOWNTO0））;
ENDm48;
ARCHITECTUREm48_arcOFm48IS
SIGNALiq:
integer:
=0;
PROCESS（cp）
IF（iq=47）THEN
iq<
ELSE
=iq+1;
=conv_std_logic_vector（iq,8）;
ENDm48_arc;
习题5.11设习题5.11图（a）和（b）中移位寄存器保存的原始信息为1111。
试问下一个时钟脉冲后，它保存什么样的信息？
多少个时钟脉冲作用后，信息循环一周。
对电路习题5.11图（a）和（b），下一个时钟脉冲后保存的信息均为Q0Q1Q2Q3=0111。
（a）图为扭循环计数器，8个时钟脉冲作用后信息循环一周。
查主教材表5.4.3可知，（b）图是最长线性移位寄存器，15个时钟脉冲作用后信息循环一周。
习题5.12在74194构成串行-并行转换器中，如果要实现8位转换，则增加1位触发器后，线路应作何变化？
8位串行—并行转换器电路连接图如习题5.12图所示。
它是由四片74194和附加的触发器来实现，第（3）片和第（4）片是作为数据寄存器用的。
当MA=MB=1时，电路执
Q3
Q2
Q1
Q0
FF3
FF2
FF1
FF0
1D
（a）
=1
FF
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