数字电路与逻辑设计实验报告基于FPGA数字电子钟设计实现分析.docx
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数字电路与逻辑设计实验报告基于FPGA数字电子钟设计实现分析
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学生实验实习报告册
学年学期：
课程名称：
实验项目：
鉴于FPGA的数字电子钟的设计与实现
姓名：
学院和专业：
班级：
指导教师：
重庆邮电大学教务处制
教育资料
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1.系统顶层模块设计（如：
图一0）
图一0
教育资料
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2.主要功能模块电路设计
分频模块
这是分频模块的顶层设计图主要达成了把50MHz的时钟信号降频为1KHz、500Hz、1Hz图一1
图一1
这是此中100分频计数器的计数器图一2
图一2
计时模块
分、秒计时模块（实现模60计数）图二1这是两个模60计数器，
图二1
教育资料
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此中是连在一同的，把秒钟的进位信号接到分钟计数模块的接收端
小时计时模块（实现模24计数图二2）
这是模24计数器（如图：
图二2），是用74390来实现，47390是降落沿有效
图二2
数码管动向显示模块
这是动向显示模块的顶层设计图，如图：
图二3
图二3
扫描模块couner6（实现6位数码管的扫描图二4）
该模块需使用74390设计一个模6的计数器。
实现了模值为6的计数功能此中应当接好global用
作延时
教育资料
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图二4
位选模块dig_select（3-8译码器用作控制哪一个数码显示器亮）图二5
该模块用于选择6位数码管中的某一位显示相应字形。
74138为
图二5
段选模块seg_select图二6
该模块功能是从6组4bit信号中选择一组作输出。
图二6
教育资料
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译码模块decoder（实现了把8421码，译码成数码管的显示）图二7
图二7
整点报时
设计思路：
第一要做到在整点的时候报时（也就是说再整点的时候蜂鸣器响），那么我们就观
察在整点的时候电路有什么特点。
我们察看到的特点就是：
在整点的时候秒钟，分钟都是为零的，也就是说在正点的时候分钟秒
钟的二进制数每位都是为零的，那么这就是我们控制蜂鸣器响的条件了。
那就是把秒钟分钟的每个
线或非一下就好了。
可是我们要实现蜂鸣器响几秒，那么就再秒钟的低两位上就不接，就实现了响
四秒。
图三1
调时功能
在设计调时间功能的时候，第一就想到我们直接在计数器的cp信号上接上一个开关然
后手动给cp而后计数器增添，可是我们在不用调时的时候就是正常的时钟，那么我们就用一个二选一数选器来实现选择计数器的cp信号的来自我们手动给仍是来自上一个计数器的进位信号。
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同时在我们挑时间的时候时钟是暂停了，实现暂停就是我们用一个与门加上一个选着
端，选择端是1
时1Hz的时钟信
号就通，不然就
断开。
图四1
图四1
2.6秒表
秒钟的思路就
来自于我们的
一般时钟不过
我们用的是
100Hz时钟信号。
而后我们是用
100模60模60
模的计数器。
秒表是要清零
的那么我们就
用74390的复位端，此中我们要用一个或门在选着我们的手动清零端和计数器的自动清零端。
秒表的暂停和开始功能就是用一个与门接通和断开最开始的100Hz时钟信号。
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图五1
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2.7消抖电路
图五2
3.各模块的测试方案及测试结果
计时模块
分、秒计时模块（实现模60计数）
测试方案：
用quartusII软件仿真模60计数结果。
测试结果：
图六1为模60仿真结果。
教育资料
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图六1
小时计时模块（实现模24计数）
测试方案：
用quartusII软件仿真模24计数结果。
测试结果：
图六2为模24仿真结果。
图六2
秒表最低位（实现模100计数）
测试方案：
用quartusII软件仿真模100计数结果。
测试结果：
图六3为模24仿真结果。
图六3
数码管动向显示模块
扫描模块counter6
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测试方案：
用quartusII软件仿真模6计数结果。
测试结果：
图六4为模6仿真结果。
图六4
，没有加缓冲器致使波形有错
位选模块dig_select（实现数码管的选择）
测试方案：
用quartusII软件仿真模6计数结果。
测试结果：
图六5为模6仿真结果。
图六5
图六6
系统整体测试
表1系统整体测试结果记录表
测试内容测试方案测试结果
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秒计数
时钟连结1Hz，察看秒计数结果能否可以从
00-59正
正常
常计数，且可以正常向分进位。
分计数
时钟连结100Hz，察看分计数结果能否可以从
00-59
正常
正常计数，且可以正常向小时进位。
小时计数
时钟连结1KHz，察看分计数结果能否可以从
00-23
正常
正常计数，且可以正常归零。
秒表
时钟连结1KHz，察看分计数结果能否可以从
00-99
正常
秒
正常计数，且可以正常归零。
4.系统设计实现过程中碰到的主要问题、解决思路和解决方案
在消颤动电路中，最开始做的电路没有达到消去颤动的目的，此后用仿真波形测试，发现只
要增添D触发器的个数就好了。
校时电路的时候我是用的与门来选择是接通开关仍是上一个计数器的进位信号的时候发现
假如我们我们的进位信号是保持在低电平，会阻断我们按键线路连结到计数器的clk端，后
来采用二选一数选器来选择这两个cp时钟信号就行了。
5.心得领会
在这个学期的数字电路学习中收获颇多，特别是在数字电路的实验课中真的是学到了实用的
知识，使得同学们更为的认识了电路的特征，使得我们在此后的学习和工作中都学到了实用
的理论和着手的能力。
老师对我们是真的好，不单教授我们实用的电路知识，更是提升了，
同学们的实质着手能力。
这在我们此后的工作中打下了坚固的基础。
教育资料
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6.“数字电路与逻辑设计实验A”实验报告评阅表
评阅内容及评分标准
得分
报告完好性
报告内容完好；
报告内容基本完好；
报告内容不完好，缺项许多；
（10分）
（9-10分）
（6-8分）
（0-5分）
报告格式
（20分）
报告格式规范、图标
格式规范性
规范且清楚（9-10
报告格式较规范、大多数图
报告格式不规范、图表不规
（10分）
表规范（6-8分）
范（0-5分）
分）
较完好，主要模块的设计方
不完好，缺失许多主要模块
方案完好性
完好，覆盖全部主要
案完好；（6-8分）
的设计方案；（0-5分）
（10分）
核心模块；（9-10分）
系统方案
注：
方案合理性不行评为优
注：
方案合理性只好评为差
设计
（40分）
设计方案合理，有创
方案合理性
新或改良；（27-30
设计方案基本合理，但有一
设计方案基本合理，但缺点
（30分）
定缺点；（18-26分）
许多；（0-17分）
分）
较完好，主要模块的测试方
不完好，缺失许多主要模块
测试方案完好
完好，覆盖全部主要
案及结果完好，测试方案较
的测试方案及结果，测试方
系统测试
性
核心模块，测试方案
合理；（6-8分）
案不合理；（0-5分）
方案及测
（10分）
合理；（9-10分）
注：
测试结果办理不行评为
注：
测试结果办理只好评为
试结果
优
差
（30分）
测试结果办理
数据办理和剖析正
数据办理和剖析较正确；
数据办理和剖析基本正确，
和剖析（20分）
确；（18-20分）
（12-17分）
但存在许多问题；（0-11分）
问题描绘正确，剖析
问题描绘较正确，剖析思路
问题描绘不够正确，剖析思
主要问题描绘和剖析
（10分）
思路正确，解决方案
基本正确，解决方案较合理，
路有问题，解决方案出缺点；
合理；（9-10分）
但有点缺点；（6-8分）
（0-5分）
报告总评成绩
教师评阅建议：
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教师署名：
2017-2018
（1）学期
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