锁相频率合成器的设计.docx

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锁相频率合成器的设计

目录

摘要1

1.设计任务2

2.锁相频率合成器的硬件设计2

2.1锁相环基本原理2

2.2频率合成器总体设计方案3

2.3VCO电路设计（MAX2620）4

2.4集成锁相环电路设计（MB1504）6

2.5单片机控制电路设计9

3.软件设计11

3.1MB1504数据输入设计11

3.2程序流程设计13

总结15

参考文献16

锁相频率合成器的设计

摘要

由锁相环构成的间接式频率合成器在无线通信领域发挥着非常重要的作用。

通常采用锁相频率合成器的输出信号来作为无线接收机中的本振信号，以使直接频率调制器、频率解调器能够从输入信号中再生载波。

本文锁相频率合成器的整个设计方案，包括压控振荡器VCO电路设计、MB1504集成锁相环电路设计、以及单片机最小硬件系统、单片机与MB1504接口电路等硬件电路设计；软件方面，以MB1504串行数据输入格式为标准，通过分析MB1504串行数据传输时序图，建立了串行通信协议。

关键词：

频率合成器；锁相环；控振荡器（VCO）

1.设计任务

设计一个基于锁相环的锁相频率合成器

2.锁相频率合成器的硬件设计

2.1锁相环基本原理

锁相环（PLL）是一个相位跟踪系统。

图2-1显示了最基本的锁相环方框图。

它包括三个基本部件，鉴相器（PD）环路滤波器（LPF）和压控振荡器（VCO）

图2-1基本的锁相环方框图

设参考信号

（1）

式中ur为参考信号的幅度

ωr为参考信号的载波角频率

θr（t）为参考信号以其载波相位ωrt为参考时的瞬时相位

若参考信号是未调载波时，则θr（t）=θ1=常数。

设输出信号为

（2）

式中Uo为输出信号的振幅

ωo为压控振荡器的自由振荡角频率

θo（t）为参考信号以其载波相位ωot为参考时的瞬时相位,在VCO未受控制前他是常数，受控之后他是时间函数。

则两信号之间的瞬时相位差为

（3）

由频率和相位之间的关系可得两信号之间的瞬时频差为

（4）

鉴相器是相位比较器，他把输出信号uo（t）和参考信号ur（t）的相位进行比较，产生对应于两信号相位差θe（t）的误差电压ud（t）。

环路滤波器的作用是滤除误差电压ud（t）中的高频成分和噪声，以保证环路所要求的性能，提高系统的稳定性。

压控振荡器受控制电压uc（t）的控制，uc（t）使压控振荡器的频率向参考信号的频率靠近，于是两者频率之差越来越小，直至频差消除而被锁定。

因此，锁相环的工作原理可简述如下：

首先鉴相器把输出信号uo（t）和参考信号ur（t）的相位进行比较，产生一个反应两信号的相位差θe（t）大小的误差电压ud（t），ud（t）经过环路滤波器的过滤得到控制电压uc（t）。

uc（t）调整VCO的频率向参考信号的频率靠拢，直至最后两者频率相等而相位同步实现锁定锁定后两信号之间的相位差表现为一固定的稳态值。

即

（5）

此时，输出信号的频率已偏离了原来的自由频率ωo[控制电压uc（t）=0时的频率]，其偏移量由式（4）和式（5）得到为

（6）

这时输出信号的工作频率已变为

（7）

由此可见，通过过锁相环路的相位跟踪作用，最终可以实现输出信号与参考信号同步，两者之间不存在频差而只存在很小稳态相差。

2.2频率合成器总体设计方案

锁相频率合成器是基于锁相环路的同步原理，由一个高准度、高稳定度的参考晶体振荡器，合成出许多离散频率。

即将某一基准频率经过锁相环（PLL）的作用，产生需要的频率。

原理框图如图2-2所示。

图2-2频率合成器的原理框图

由图2-2可知，晶体振荡器的频率fi经÷M固定分频后得到步进参考频率fREF，将fREF信号作为鉴相器的基准与÷N分频器的输出进行比较，鉴相器的输出Ud正比与两路输入信号的相位差，Ud经环路滤波器得到一个平均电压Uc，控制压控振荡器（VCO）频率fo的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或为某一直流电平，这时称为锁定。

锁定后的频率为fo/N即fREF。

当预置分频数÷N变化时，输出信号频率fo随着发生变化。

锁相环中的滤波器时间常数决定了跟随输入信号的速度，同时也限制了锁相环的捕捉范围。

2.3VCO电路设计（MAX2620）

MAXIM公司的MAX2620是一种使用极其方便的振荡器芯片,它的内部组成原理示意图图2-3所示。

图2-3MAX2620的内部组成原理图

MAX2620提供有一个缓冲放大输出级,能够减少负载变化对振荡器频率的影响。

该芯片的供电电压范围在+2.7~+5.25V之间。

由于芯片内部设有偏置电路以稳定其工作点,因而受电源波动的影响较小。

MAX2620内部所并具有的电源关断能力可由SHDN端控制。

两个互补输出（即OUT和OUT）可构成两个单端输出或一个差分输出。

由于芯片采用是集电极开路输出,输出端需要上拉到VCC,设计时可以用电感或电阻来上拉。

但是对于差分输出,两端均应采用相同的方式。

对于50Ω的负载,在用电感上拉时,单端输出电平可达-6dBm（峰-峰电压为320mV）;而用电阻上拉时,其输出可达-10dBm（200mV）。

本设计中的MAX2620的两路输出中,一路输出到MB1504供鉴频鉴相使用,为使稳定性更好,此路用电阻上拉;而另一路输出则经过缓冲放大,作为时钟输出,为了使其输出功率更大,该路用电感上拉。

MAX2620需要外接RF谐振回路以构成VCO电路,其电路如图2-4所示。

此电路是一个典型的Colpitts电容反馈式振荡器。

谐振回路在图2-4的左方,并经过2、3脚接入,主要包括电容C3、C4、C5和C17、谐振电感L1和变容二极管Cvar,调谐电压经过电阻R2接入。

SHDN端用三针跳针分别接到Vcc和地,可用于控制电源的关断,以在调试中方便的判断谐振回路是否起振。

变容管可通过C17接入谐振回路。

C17值取为33pF。

经过C17后,谐振回路的等效Q将升高数倍。

因此,即便采用廉价的Q和较低的变容管,也可设计出Q较高的谐振回路。

图2-4MAX2620和外接谐振回路构成的VCO电路

谐振回路电感采用表面贴式谐振电感,该电感具有辐射干扰小、受分布电容影响小、调试方便等特点。

电感值选为180nH,当谐振频率范围为80~88MHz时,其中心频率为84MHz。

由谐振公式可得出谐振回路的总电容CO=19.94pF。

经过调试,VCO电路的具体元件参数如下:

R2为20kΩ,谐振电感L1为180nH,C3为39pF,C4选18pF,C5选10pF,输出端OUT上拉电感L2选180nH,输出端上拉电阻R4可选50Ω。

2.4集成锁相环电路设计（MB1504）

MB1504采用CMOS工艺,是一种具有吞除脉冲功能的单片串行集成锁相频率合成器芯片。

MB1504系列包含内部振荡器、参考分频器、可编程分频器、鉴相器、锁存器、移位寄存器、双模高速前置分频器和一位控制锁存器等主要部件。

只需外接环路滤波器、压控振荡器、单片微处理器等电路即可构成一个完整频率合成器。

MB1504具有以下特点：

◆高工作频率：

fINMAX=520MHz（VINMIN=0.20VP-P）

◆内置分频器

◆低电源电压：

2.7V-5.5V（典型值3.0V）

◆低功耗：

30mW（3.0V,520MHz工作时）

◆串行输入18位可编程分频器包括：

◆二进制7位吞除计数器（分频比：

0到127）

◆二进制11位可编程计数器（分频比：

16到2047）

◆串行输入15位可编程的参考分频器包括：

◆二进制14位可编程的参考计数器（分频比：

8到16383）

◆1位开关计数器设置的分频器

◆2种类型的相位检测器输出片上充电（双极型）

◆充电泵的外部输出

◆工作温度范围宽：

-40℃～85℃

MB1504系列的封装有两种：

直插式和贴片式。

其引脚排列及功能如图2-5所示。

图2-5MB1504芯片引脚图

◆1、2脚为振荡器OSC的接入端，可接振荡晶体或作外标频信号输入端；

◆3脚VP为充电泵电源工作电压输入端；

◆4脚VCC为芯片工作电源端,比较器电压；

◆5脚DO为充电泵源输出端，相位比较器输出；

◆6脚GND为芯片地；

◆7脚LD为锁定指示端，环路锁定时，LD为高电平，失锁时，LD为低电平；

◆8脚fin为前置分频器输入端，也就是环路VCO信号输出端；

◆9脚Clock为时钟输入端，上升沿有效，时钟信号；

◆10脚Data为串行编程数据入口；

◆11脚LE为负载使能输入端（内置上拉电阻），当LE为高时,数据被传送到相应的锁存器，使能端；

◆12脚FC为充电泵源输出特性设置端，当FC为低时，可倒置充电泵源及相位比较器的特性，基准分频器分频比选择；

◆13脚fr为参考分频器输出信号端，基准频率；

◆14脚fP为可编程分频器输出信号端，环路锁定时，fP应与fr相等，比较频率；

◆15脚φP和16脚φr为鉴相器输出，相位检波器双端输出

MB1504的原理框图如图2-6所示。

该芯片内含一个14位可编程参考分频器、一个分频比可选择（32或64）的双模前置分频器和一个18位的可变分频器（由7位的吞脉冲计数器和11位的可编程计数器组成）,另外还包含一个鉴相器、一个电荷泵和两个移位寄存器和锁存器（图中未画出）。

图2-6MB1504的工作原理框图

MB1504中双模前置分频器的两种分频比可由模式控制信号决定。

当模式控制信号为高电平时,分频比为P+1,当模式控制信号为低电平时,分频比为P。

双模前置分频器的输出可同时驱动11位可编程计数器和7位吞脉冲计数器,它们的初值分别为N和A,可进行减计数。

在吞脉冲计数器和可编程计数器未计数到零时,模式控制为高电平,双模前置分频器的输出频率为fvco/（P+1）。

当输入A（P+1）个脉冲周期后,吞脉冲计数器计数达到零,模式控制电平将变为低电平,同时使吞脉冲计数器停止计数。

此时,可编程计数器离预置数还有N-A的数值。

由于这时模式控制电平为低,分频比为P,因此,双模前置分频器的输出频率为fvco/P。

之后,再经过N-A个计数周期后,可编程计数器计数也达到零,此时可输出低电平将两个可编程分频器重新预置为N和A,同时将模式控制恢复为高电平,并向鉴相器输出比相脉冲。

当比相脉冲频率f与参考频率fr存在频差时,鉴相器处于鉴频工作方式。

此时无论频差大小,系统都输出较大的电压;而当比相脉冲频率f与参考频率fr相等时,鉴相器转为鉴相工作方式。

这种鉴频-鉴相工作方式扩大了环路的快捕带,缩短了频率牵引过程,从而使环路快速进入相位锁定区,最终实现快捕锁定。

图2-7MB1504的硬件电路图

2.5单片机控制电路设计

2.5.1单片机最小硬件系统

本文选用的是AT89S51单片机，其最小硬件系统如图2-8所示。

主要包含四个部分：

电源电路、时钟电路、复位电路和存储器选择功能。

电阻R2和电容C3构成微分电路，与单片机的复位引脚RST相接，实现单片机的上电自动复位。

电容C32、C33和晶振6MHz与单片机的XTAL1、XTAL2引脚相连接，提供6MHz的振荡时钟。

单片机的20脚接地，40脚接+5V电源。

31脚EA接高电平，表示单片机使用的是内部存储器，不能进行外部ROM或RAM的扩展。

图2-8单片机最小硬件系统

2.5.2MB1504控制电路

由于本设计要求实现的控制功能较为简单，采用功能比较简单的AT89C51就可以实现。

MB1504可通过9脚（CLOCK）、10脚（Data）和11脚（LE）分别与单片机AT89C51的P1.2、P1.1、P1.0相连,其连接电路如上图2-7、2-8所示。

其中，CLOCK为时钟信号输入端，DATA为数据信号输入端，LE为数据锁存使能信号输入端。

信号是串行输入的,即每输入一个时钟脉冲到CLOCK脚,就有一位数据从DATA脚送入MB1504芯片内的移位寄存器,并由LE信号控制锁存。

显示电路是采用MAX7219显示驱动芯片。

MAX7219采用3线串行接口传送数据,可直接与单片机接口相连。

3.软件设计

3.1MB1504数据输入设计

图3-1所示为MB1504的数据输入格式。

当LE为高电平时,储存在移位寄存器内的数据被锁存到相应的锁存器中。

而当C为高电平时,锁存到15位的锁存器的设置为14位可编程参考分频器中的预置数R和前置分频器的1位分频比SW;当C为低电平时,锁存到18位的锁存器中的设置则为11位可编程计数器中的预置数N和7位吞脉冲计数器中的预置数A。

图3-1MB1504的数据输入格式

根据MB1504的工作原理,锁相环的输出频率fvco的计算公式为：

fvco=（PN+A）fosc/R（N>A）式中,fosc为外接晶体振荡器输入参考频率；P为前置分频器的分频比（由位SW决定）,当SW为高时,P为32;当SW为低时,P为64;N为11位可编程计数器中的预置数（范围从16~2047）;A为7位吞脉冲计数器中的预置数（范围从0~63）;R为14位可编程参考分频器中的预置数（范围从8~16383）。

本设计中,频率合成器的频率范围fout为80~88MHz,频率间隔Δf为2kHz。

参考振荡器的振荡频率fosc为4.096MHz,参考频率fr等于合成器频率间隔Δf（2kHz）,所以参考分频比R为:

R=fosc/fr=2048,中心频率为84MHz的分频比（PN+A=fout/Δf）为42000。

这里采用的前置分频比模式为÷32/33,即P=32,并由此可得:

N=1312,A=16。

这样,改变N和A,即可改变输出频率,而改变N、R,则可改变输出频率和频率间隔。

MB1504的串行数据输入时序如图3-2所示。

在每个Clock的上升沿传送一位数据，先发送控制位C，当C=1时传送S1-S14的是14位可编程参考分频器中的预置数R和前置分频器的1位分频比SW，一共是16位数据；当C=0时，传送的是11位可编程计数器中的预置数N和7位吞脉冲计数器中的预置数A，共计19位数据。

在传送数据时，锁存信号LE=0，只有当一帧数据（16位或19位）传送结束时，LE才置为高电平，将数据锁存在MB1504的锁存器中。

图3-2MB1504串行数据输入时序图

3.2程序流程设计

系统软件的设计原则是便于使用和控制，实现直接键入目标频率值，通过软件来控制频率合成器的分频比，并将合成的频率值显示出来。

软件由主程序、显示子程序、键盘扫描子程序、数制转换子程序，计算分频比子程序和串行数据传送子程序组成。

主程序的功能是：

系统初始化；接收按键并做初步处理；调用各个子程序。

程序流程如图3-3所示。

图3-3程序流程图

各子程序功能如下：

（1）键盘扫描子程序。

P0端口作为输出口，输出扫描信号，P3口作为输入口，把P3口值送累加器A，把A反相并屏蔽其高四位。

主程序通过调用该子程序，可判断是否有键按下，有则消抖并判断键号，否则返回等待。

（2）显示子程序。

首先由代码转换程序将由键盘输入的数值转换为数码管上显示的字符的相应代码。

然后使数码管以动态扫描方式显示，对所扫描的数码管逐个轮流选通一定时间，并送以相应显示代码。

这样既节省驱动电路，又节省电流。

（3）数制转换子程序。

由键盘输入的数据按照BCD码的方式存在寄存器R5R6R7中，将其取出先转换为十进制数，在转换为二进制数，结果保存在R1R2R3中，R1为高位字节。

（4）计算分频比子程序。

因为分频比D=32N+A，保存在R1、R2、R3中的二进制数即为D，所以将其除以32，得到商即为N，余数即为A。

此程序为24位整数除以8位整数的子程序，将除数32保存在R4中，程序运行完后，商保存在R2、R3中，余数保存在R1中。

（5）串行数据传送子程序。

由于单片机中专用的串行通信口是按照每次8位数据传送的，但此程序中需要传送的是19位串行码，所以不采用单片机中专用的串行通信口，而是通过编程利用软件来模拟串行口进行串行数据传送。

关键程序如下：

RLCA；需要传送的数据保存在累加器A中

MOVP1.0,C；数据送数据线

SETBP1.1；产生同步时钟

CLRP1.1

每向P1.0传送一位数据，就在P1.1口同步产生时钟信号，来配合锁相频率合成芯片MAX2620接收数据的要求。

利用循环程序控制次数，就可以将保存在R2R3中的商和保存在R1中的余数传送给MAX2620。

传送完毕后再利用程序产生一上升沿给MAX2620的使能输入端。

总结

由锁相环构成的间接式频率合成器在无线通信领域发挥着非常重要的作用。

通常采用锁相频率合成器的输出信号来作为无线接收机中的本振信号，以使直接频率调制器、频率解调器能够从输入信号中再生载波。

传统的频率合成一般通过混频、倍频、分频、滤波等方式进行频率变换和组合，从而产生大量离散的稳定频率信号。

这不仅使频率合成器具有庞大的体积和重量，其输出信号中的谐波、噪声及寄生频率均难以抑制，同时频率范围也将受到限制。

而锁相频率合成主要是通过晶体振荡器提供的标准频率，在给定的频率范围内产生与该晶体振荡器稳定度相同的大量离散频率信号。

本文介绍了用集成电路MAX2620和集总LC元件构成窄带VCO电路模块，然后同集成锁相频率合成器芯片MB1504一起构成锁相环式低噪声、高稳定性的锁相频率源电路的设计方法。

由于几种LC元件和MAX2620构成的窄带VCO具有稳定性高、受外界分布参数影响小、调试方便、体积小、价格低廉等优点。

因此，由该VCO和MB1504芯片构成的锁相时钟频率源的时钟频率源稳定性高、相位噪声较低。

参考文献

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[2]王晓娟，《CMOS集成电荷泵锁相环的设计与研究》，合肥工业大学，2007年

[3]彭娟，《系统芯片中的锁相环设计》，东南大学，2006年

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[5]罗国新，《CMOS集成电路电路应用设计》，福建科学技术出版社，2004年

[6]王福昌，《锁相技术》，华中科技大学出版社，1997年

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[9]张厥盛，《锁相技术》，西安电子科技大学出版社，2000年